News TSMC-A16-Fertigung: Nvidia will bei 2 nm mit Backside Power Erstkunde sein

[w0mbat]

Front- und backside beschreiben die Ausrichtung des wafers im FEOL, also wenn die Transistoren geformt werden. Bisher sitzen alle Kontakte, also sowohl data als auch power, auf den Transistoren oben drauf. Das passiert im BEOL, dort werden die metal layers gebildet. Wenn der chip fertig ist, wird er gedreht, da die Kontakte Richtung PCB zeigen muessen. Daher "flip chip".

Bei BSPD werden die data metal layers wie bisher auf der "frontside" gebildet, die power layers aber auf der backside. Dafuer muss der wafer ausgeduennt werden. Damit dieser nicht kaputt geht, wird ein sog. "carrier wafer" angebracht.

Wenn der chip fertig ist hat man die data metal layers auf der frontside und die power metal layers (+ global IC) auf der backside. D.h. man muss den chip nicht mehr drehen, die backside geht zum PCB und die frontside schaut nach oben.

Ich hoffe ich habe es verstaendlich erklaert. Mit BSPD gibt es kein flip chip mehr, meine Aussage ist korrekt.

 

[XD-User]

Ist das der gleiche Prozess dem Zen 7 zugesprochen wird oder war das doch A14P (oder wie auch immer die verbesserte A14 Variante heißen wird, da der normale A14 ja eben kein BSPD verwenden wird, als ehemaliger N2P+)?
Bei den ganzen Chips und Architekturen samt Fertigungen kommt man schnell mal durcheinander

 

[Piktogramm]

Ich hoffe ich habe es verstaendlich erklaert. Mit BSPD gibt es kein flip chip mehr, meine Aussage ist korrekt.

https://en.wikipedia.org/wiki/Flip_chip

Wirebond

FlipChip


Solang der aktive Teil in Richtung PCB zeigt geht es als "flip chip" durch. Der sonstige Aufbau ist egal.

 

[ETI1120]

Mit BSPD gibt es kein Flip Chip mehr. Backside ist Sockel, frontside ist Kühler.

Stimmt, so stellt es Intel dar. Auch andere Darstellung übernehmen diese Ausrichtung.

Schauen wir Mal, ob alle Chips dieser Darstellung folgen. Letzendlich müssen entweder Powerzufuhr (Frontside zu Sockel) oder Daten (Backside zu Sockel) per TSV durch den Wafer. Außerdem ist auf jeden Fall eine Metallisierung zwischen der aktiven Seite und dem Kühler.

Bei 3D Stacks kommt auch die Orientierung der Dies hinzu. D. h. werden sie so wie bisher bei den X3D üblich Front to Back angeordnet oder wechselt man zu Front To Front. Und wenn mehr als 2 Dies gestapelt werden könnte es auch Back to Back geben.

Naja, Nvidia sollte doch 2026 N2-Wafer haben...
...für welchen Chip? Keine Ahnung

Nvidia hat 2025 keine GPU auf N3.

Wieso sollte Nvidia 2026 GPUs auf N2 haben? Nach allem was ich gelesen habe, sind die CPUs und GPUs von 2026 in 3 nm.

@basix könnte recht haben. So früh mit großen Dies auf einen neuen Prozesse zu gehen ist nicht sinnvoll. Wenn Nvidia mit Feyman so früh auf A16 geht, stellt sich die Frage, ob Nvidia tatsächlich die großen Dies beibehält.

Ist das der gleiche Prozess dem Zen 7 zugesprochen wird oder war das doch A14P (oder wie auch immer die verbesserte A14 Variante heißen wird, da der normale A14 ja eben kein BSPD verwenden wird, als ehemaliger N2P+)?
Bei den ganzen Chips und Architekturen samt Fertigungen kommt man schnell mal durcheinander

A16 ist die Variante von N2 mit BSPDN. Ursprünglich sollte N2P BSPDN mitbringen. Aber TSMC hat BSPDN ein Stück nach hinten verschoben.

TSMC North America Symposium 2025

Die ersten Chips mit N2 kommen 2026. Die ersten mit N2P kommen 2027 und die ersten mit A16 kommen Ende 2027.

A14 ist der neue Node nach N2. So wie die Roadmap es zeigt, werden die ersten Produkte mit A14 bestenfalls Ende 2028 (bei Start HVM im Q1 2028), aber wahrscheinlich erst 2029 kommen. Die Version mit BSPDN erst 1 Jahr später.

TSMC North America Symposium 2025

MLID behauptet Zen 7 wäre A14. Allerdings behauptet MLID ebenfalls, Zen 7 wäre Ende 2027/Anfang 2028. Nur eines von beiden kann stimmen.

TSMC hat noch nicht gesagt, wie die Variante von A14 mit BSPDN heißen wird.

 

[Skysnake]

Wenn der chip fertig ist hat man die data metal layers auf der frontside und die power metal layers (+ global IC) auf der backside. D.h. man muss den chip nicht mehr drehen, die backside geht zum PCB und die frontside schaut nach oben.

Ich hoffe ich habe es verstaendlich erklaert. Mit BSPD gibt es kein flip chip mehr, meine Aussage ist korrekt.

Nein es ist noch immer FlipChip. Also aus der FEOL wo die Transistoren gefertigt werden ist Front. Im BEOL mit der Metallisierung arbeitet man immer noch auf der Front und da hat man dann wegen den ganzen Datenaignalen auch den hohen Pin Count. Das wird also auch weiterhin zum Sockel zeigen. Das bekommst du anders nicht gerouted!

Der neue Teil auf der Rückseite des Wafers hat vielleicht 4 oder 5 unterschiedliche Domains wenn überhaupt. Das ist sehr sehr sehr viel einfacher zu routen als die hunderten auf der anderen Seite.

Spannend ist halt wie man die Power auf die andere Seite bekommt. Im Prinzip gibt es nur genau zwei Möglichkeiten.

1. Man nutzt wire bonding (fände ich ziemlich nice)
2. Man durchbricht den ganzen Stack an bestimmten Stellen mit großen Vias und verteilt dann auf der anderen Seite dann an die einzelnen Transistoren. Da geht das wire quasi durch den Chip.

Variante 2 finde ich weniger cool da man dafür wieder Platz opfern muss aber einfacher zu realisieren als das wire bonding.

Ist nur noch die Frage ob man z.b. einen Rand hat für die Versorgung wo man durchbricht oder es über den Chip verteilt. Ich würde klar auf letztes setzen wegen der Homogenität usw usf. Da kann man ziemlich simpel ein Raster definieren und gut ist. Das lässt sich in PDKs dann auch handhabar darstellen.

Wie auch immer. Deiner Aussage muss man widersprechen.

@Volker der finalen Wertung bezüglich Power Entwicklung kann ich leider nicht ganz zustimmen. Denn es gibt keine echten Alternativen als an der Power Schraube zu drehen. Deswegen fahren wir ja auch mit Volldampf gegen die Wand... Und das istveinfach schon heute Realität. Man kann aktuell aber immer noch die Effizienz steigern an verschiedenen Stellen. Das wird aber immer weniger und weniger.

Wenn BSPD eingeführt ist dann ist auch einer der letzten Pfeile im Köcher weg. Bleibt eigentlich nur noch Optics on Chip und halt andere Halbleiter wobei ich bei letzterem nichts realistische am Horizont sehe.

Optics on Chip ist an sich einfach nur teuer wird aber kommen wenn man es braucht. Da habe ich keine Befürchtungen mehr.

Danach wird es aus meiner Sicht dann aber ganz ganz düster.

Die 2030er Jahre werden wohl ein ziemlicher Horror für die Branche. Wir rennen halt voll gegen die Wand mit Anlauf...

Und selbst wenn wir nochmals die Kurve für die 2030er kriegen weil jemand etwas aus dem Hut zieht, dann laufen wir halt in den 2040ern gegen die Wand. Ich glaube nicht das wir da dann nochmals etwas im Hut finden werden das den Weg weiterführt. Dann ist einfach Schluss aus Prozess Sicht und alles andere muss aus dem Design und der Software kommen.

Da schaffen wir sicherlich 10 Jahre vielleicht auch 20 Jahre aber dann ist Schluss. Das wars. Wir werden also vermutlich das Ende der Entwicklung der IT miterleben. Das ist schon ziemlich krass irgendwie.

 

[Calid]

was für eine tolle "news". ist das nicht logisch, dass NV für ein 2028 product evtl A16 "considert" - nichts anderes steht nämlich in diesem artikel. na was glaubts ihr considert AMD? 7nm für 2028 produkt? LOL.

AMD wird mit MI500 in 2027 wahrscheinlich schon auf A16 sein. (2026 N2 mit MI 400 und sämtlichen Zen6 Zeugs)

 

[ETI1120]

was für eine tolle "news". ist das nicht logisch, dass NV für ein 2028 product evtl A16 "considert" - nichts anderes steht nämlich in diesem artikel. na was glaubts ihr considert AMD? 7nm für 2028 produkt? LOL.

2028 auf A16 wäre sehr früh für das bisherige Vorgehen von Nvidia.

AMD wird mit MI500 in 2027 wahrscheinlich schon auf A16 sein. (2026 N2 mit MI 400 und sämtlichen Zen6 Zeugs)

Das kommt darauf an wann AMD die MI500 releasen will.

 

[Calid]

Offiziell laut AMD 2027!

 

[foofoobar]

Die 2030er Jahre werden wohl ein ziemlicher Horror für die Branche. Wir rennen halt voll gegen die Wand mit Anlauf...

Und selbst wenn wir nochmals die Kurve für die 2030er kriegen weil jemand etwas aus dem Hut zieht, dann laufen wir halt in den 2040ern gegen die Wand. Ich glaube nicht das wir da dann nochmals etwas im Hut finden werden das den Weg weiterführt. Dann ist einfach Schluss aus Prozess Sicht und alles andere muss aus dem Design und der Software kommen.

Da schaffen wir sicherlich 10 Jahre vielleicht auch 20 Jahre aber dann ist Schluss. Das wars. Wir werden also vermutlich das Ende der Entwicklung der IT miterleben. Das ist schon ziemlich krass irgendwie.

Obwohl sich Autos seit Jahrzehnten auch nicht wesentlich weiterentwickeln werden die immer noch gekauft und es wird auch fleißig drüber berichtet.

 

[ETI1120]

Offiziell laut AMD 2027!

MI500 ja, aber dass es in A16 ist?

 

[Calid]

Ich sagte wahrscheinlich. Nix offiziell. Wissen wir spätestens Mitte November zum analyst day

 

[ETI1120]

@Calid Wir sind einer Meinung dass auch AMD A16 nutzen wird.

Eventuell mit der MI500 sehr wahrscheinlich mit der MI600.

Wenn man jedes Jahr ein Release rausschiebt ergibt es keinen Sinn bei einem Release auf einen Prozess zu warten.

Die Frage ist, ist die MI500 schon auf dem jährlichen Release-Schema oder nicht. Wenn ja wäre MI500 H1 2027. Das wäre sehr schwer mit A16.

 

[Calid]

Nachdem Zen 7 mit MI500 kommt, wurde ich mal davon ausgehen, das beides eher Ende 2027 kommt . Somit nicht mehr so unrealistisch fűr A16. es ist ja auch kein die shrink im eigentlichen Sinn sondern “nur” N2 mit backside power delivery

 

[ETI1120]

Nachdem Zen 7 mit MI500 kommt,

Dass Verano Zen 7 ist, hat AMD nicht gesagt.
Es wurde angenommen.

Verano klingt IMO eher nach einer Variante von Venice als nach Zen 7.

 

[stefan92x]

@ETI1120 Und es gibt auch Quellen, die genau das sagen (Semiaccurate z.B.), Verano ist nicht Zen 7, sondern eine Variante Zen 6.

 

[w0mbat]

Solang der aktive Teil in Richtung PCB zeigt geht es als "flip chip" durch. Der sonstige Aufbau ist egal.

Das stimmt so nicht. "Flip Chip" beschreibt tatsaechlich den Vorgang, dass der Chip fuers bonding gedreht wird, die frontside also nach unten zeigt. Das aendert sich eben, wie von mir beschrieben, mit BSPD. Der chip wird nicht mehr gedreht, die frontside zeigt nach oben. Damit ist es auch kein Flip Chip mehr.

Nein es ist noch immer FlipChip. Also aus der FEOL wo die Transistoren gefertigt werden ist Front. Im BEOL mit der Metallisierung arbeitet man immer noch auf der Front und da hat man dann wegen den ganzen Datenaignalen auch den hohen Pin Count. Das wird also auch weiterhin zum Sockel zeigen. Das bekommst du anders nicht gerouted!

Der neue Teil auf der Rückseite des Wafers hat vielleicht 4 oder 5 unterschiedliche Domains wenn überhaupt. Das ist sehr sehr sehr viel einfacher zu routen als die hunderten auf der anderen Seite.

Spannend ist halt wie man die Power auf die andere Seite bekommt. Im Prinzip gibt es nur genau zwei Möglichkeiten.

1. Man nutzt wire bonding (fände ich ziemlich nice)
2. Man durchbricht den ganzen Stack an bestimmten Stellen mit großen Vias und verteilt dann auf der anderen Seite dann an die einzelnen Transistoren. Da geht das wire quasi durch den Chip.

Ich habe es doch schon erklaert. Ja, die Transistoren im FEOL sind oben, daher der name "frontside". Und die metal layers fuer die intra-chip Kommunikation sind ebenfalls weiterhin auf der frontside. Darueber sitzt jetzt aber der carrier wafer, d.h. diese Seite kann nicht mehr zum PCB zeigen.

Die power interconnects werden auf der backside gebildet. Dafuer muss der wafer ausgeduennt werden. Daher auch der carrier wafer auf der frontside, damit das ganze nicht zerbricht. Und eben diese neue "backside" wird mit dem PCB verbunden. Es wird nichts mehr geflippt.

Das BSPD liefert den Strom direkt an die Transistoren, nun eben von unten. Man muss hier nichts mehr auf die "andere Seite" bekommen. Das einzige was geroutet werden muss sind die global ICs, das passiert via TSVs.

Ich weiss, ist etwas kompliziert das ganze. Aber eben kein flip chip mehr

 

[derLordselbst]

Da schaffen wir sicherlich 10 Jahre vielleicht auch 20 Jahre aber dann ist Schluss. Das wars. Wir werden also vermutlich das Ende der Entwicklung der IT miterleben. Das ist schon ziemlich krass irgendwie.

Eigentlich ist das eine Entwicklung, die typisch für technischen Fortschritt ist und sollte nicht überraschen. Dafür lassen sich tausende Beispiele finden. Ein Beispiel, was mir besonders präsent ist, ist das Auto:
Verbrennermotoren sind mittlerweile nah am physikalisch möglichen. Eine bessere Abgasreinigung und ein niedrigerer Verbrauch führen zu so hoher Komplexität, dass Kosten und Anfälligkeit Grenzen setzen.

Trotzdem gibt es jetzt zwei Tonnen schwere Autos, die lokal emissionsfrei mit dem Energieinhalt von 1,5 Litern Diesel hundert Kilometer weit fahren - und dass nicht nur im Labor, sondern in der Praxis. Dafür war aber der Umstieg auf e-Motoren und Batterien erforderlich, also eine neue Technik, bzw. die enorme Weiterentwicklung bestehender Techniken, sodass sie im Autobereich funktionieren.

Ob es da auch einen Weg für die IT gibt, vermag ich nicht zu beurteilen. Eine RTX 14090 mit bisheriger Technik, die nach einem Dreiphasenwechselstrom-Anschluss verlangt, ist jedenfalls nicht die Lösung.

 

[ETI1120]

@ETI1120 Und es gibt auch Quellen, die genau das sagen (Semiaccurate z.B.), Verano ist nicht Zen 7, sondern eine Variante Zen 6.

Es gab von Anfang an Stimmen, die darauf hingewiesen haben.

Warten wir erst einmal FAD 2025 und CES 2026 ab. Schauen wir Mal in wie weit sich AMD in die Karten schauen lässt.

 

[Skysnake]

Das stimmt so nicht. "Flip Chip" beschreibt tatsaechlich den Vorgang, dass der Chip fuers bonding gedreht wird, die frontside also nach unten zeigt. Das aendert sich eben, wie von mir beschrieben, mit BSPD. Der chip wird nicht mehr gedreht, die frontside zeigt nach oben. Damit ist es auch kein Flip Chip mehr.



Ich habe es doch schon erklaert. Ja, die Transistoren im FEOL sind oben, daher der name "frontside". Und die metal layers fuer die intra-chip Kommunikation sind ebenfalls weiterhin auf der frontside. Darueber sitzt jetzt aber der carrier wafer, d.h. diese Seite kann nicht mehr zum PCB zeigen.

Die power interconnects werden auf der backside gebildet. Dafuer muss der wafer ausgeduennt werden. Daher auch der carrier wafer auf der frontside, damit das ganze nicht zerbricht. Und eben diese neue "backside" wird mit dem PCB verbunden. Es wird nichts mehr geflippt.

Das BSPD liefert den Strom direkt an die Transistoren, nun eben von unten. Man muss hier nichts mehr auf die "andere Seite" bekommen. Das einzige was geroutet werden muss sind die global ICs, das passiert via TSVs.

Ich weiss, ist etwas kompliziert das ganze. Aber eben kein flip chip mehr

Der Carrier Wafer wird wieder entfernt. Das Ding ist wirklich nur fürs thinning da.

Oder wie willst du die ganzen Signalleitingen auf die andere Seite bringen?

Wie gesag es wäre dumm wenn man Signal auf die andere Seite bringt. Wenn dann umgekehrt. Btw wenn du durch den Chip die Sache. Bringst dann machst du das Routing nicht wirklich einfacher.

Man sollte sich davon verabschieden das nur von einer Chipseite alles versorgt wird.

 

[Piktogramm]

Das stimmt so nicht. "Flip Chip" beschreibt tatsaechlich den Vorgang, dass der Chip fuers bonding gedreht wird, die frontside also nach unten zeigt. Das aendert sich eben, wie von mir beschrieben, mit BSPD. Der chip wird nicht mehr gedreht, die frontside zeigt nach oben. Damit ist es auch kein Flip Chip mehr.

"gedreht wird", bei einer Lageänderung sollte man mindestens eine Referenz angeben von Welcher Position oder zu welcher Position die Änderung erfolgt. Bei Flip-Chip ist die Drehung vom alten Wirebonding, bei der die aktive Seite des Chips vom Träger wegzeigt zum Bonding über BGA, bei der die aktive Seite vom Chip zum Träger/Interposer zeigt. Wie Ein Chip intern aufgebaut ist, spielt da schlicht keine Rolle und wir werden bei großen Logikchips mit BSPD keine Wirebonds sehen.

Der Carrier Wafer wird wieder entfernt. Das Ding ist wirklich nur fürs thinning da.

Der Carrierwafer bleibt. Auch bei BSPD sind Transistotren + Metallisierung nur µm dünn. Ohne stabilisierenden Carrierwafer könnte man den Spaß schlicht nichtmal verlöten.[2]

Und die Fertigung erfolgt grob so:
Auf einem Wafer in Halbleiterqualität werden die TSVs geschossen[1], Logik und Signalleitungen erstellt. Auf die letzte Metallisierung der Signalleitung kommt dann eine Passivierung und der Carrier verklebt. Der 1. Wafer wird dann ausgedünnt und die Metallisierung für die Energieversorgung aufgebracht, dicke Passivierung drauf und Pads für die Lötpunkte. Wobei die Metallisierung für die Energieversorgung auch ein paar Signalleitungen haben muss. Die Signale müssen ja von der Logik nach Außen geführt werden.

Der Carrier kann dabei sogar aus etwas unreinerem Silizium bestehen, es gibt ja keine Anforderung an die Halbleitereigenschaften an das Ding.

https://www.imec-int.com/en/articles/how-power-chips-backside

Im Elektronenmikroskop schaut es dann so aus:

https://www.imec-int.com/en/articles/how-power-chips-backside

[1] Mindestens Ansätze werden angelegt. Das Graben von TSVs durch den erste, ausgedünnten Wafer will man nicht. Der Prozess ist etwas zu ungenau und wenige nm zu flach/zu tief sind kaum hinnehmbar.

[2] Die Oberflächenspannung von Lötzinn zieht einem auch große Komponenten in Position, führt bei BGA Grids aber auch zu mechanischer Spannung.