Epyc-Prozessoren: AMD schließt Tape-out von Venice in TSMC N2 erfolgreich ab
AMD hat erfolgreich den Tape-out der nächsten Generation von Epyc-Prozessoren für das HPC-Segment, die unter dem Codenamen Venice laufen, im neuen TSMC-Fertigungsverfahren N2 mit Nanosheets abgeschlossen. Darüber hinaus war AMD erfolgreich bei ersten Tests und Validierungen der 5. Generation Epyc in der TSMC Arizona Fab 21.
Industrieweit erstes HPC-Produkt in TSMC N2
Die nächste Generation von Epyc-Prozessoren alias Venice ist das industrieweit erste HPC-Produkt, das einen erfolgreichen Tape-out im Fertigungsverfahren TSMC N2 mit Nanosheets abgeschlossen hat. AMD-CEO Dr. Lisa Su und TSMC-CEO Dr. C.C. Wei feierten dies demonstrativ mit einem entsprechend gefertigten Wafer mit Venice CCD.
Das steckt in der neuen Fertigung
TSMC hatte das N2-Fertigungsverfahren im Sommer 2022 mit einem voraussichtlichen Fertigungsbeginn im Jahr 2025 angekündigt und durch den Wechsel zu Gate All Around (GAA), oder wie TSMC es nennt: Nanosheets, 10 bis 15 Prozent mehr Leistung bei gleicher Leistungsaufnahme oder eine 25 bis 30 Prozent geringere Leistungsaufnahme bei gleicher Performance in Aussicht gestellt. Eine High-Performance-Variante, wie sie jetzt im HPC-Segment für AMD zum Einsatz kommt, als auch eine Mobile-Version sind bei TSMC N2 geplant.
Nanosheets kurz erklärt
Nanosheets respektive Nanowires sind zweidimensionale Strukturen mit einer Dicke von unter 100 nm. Sie stehen seit Jahren auf den Roadmaps der Chipindustrie und sollen die Nachfolge-Technologie von FinFET möglich machen, die Transistoren in dreidimensionaler Finnenstruktur nutzt. Nanosheets kommen erstmals mit Gate All Around zum Einsatz, denn diese Art der Fertigung ist auf die dünnen „Fäden“ angewiesen.
AMD Venice soll nächstes Jahr starten
Die nächste Epyc-Generation soll laut AMDs aktueller Ankündigung nächstes Jahr in den Markt starten. Venice alias Epyc 9006 soll abermals maximal 8 Chiplets mit bis zu 32 Zen-6-Kernen und damit insgesamt bis zu 256 Kernen aus der 2-nm-Fertigung bieten.
Die aktuellen Epyc 9005 alias Turin bieten als „Turin Classic“ derzeit maximal 128 Zen-5-Kerne mit 16 8-Kern-CCDs respektive maximal 192 Zen-5c-Kerne mit 12 16-Kern-CCDs als „Turin Dense“. Venice würde durch viermal so breite Zen-6-CCDs die Anzahl der CCDs also wieder reduzieren. Von offizieller Seite hat AMD noch keine technischen Details zu Venice bekannt gegeben.
Erfolgreiche Tests in der TSMC Arizona Fab 21
Während die N2-Fertigung in Taiwan erfolgt, sollen aktuelle Epyc-Prozessoren der 5. Generation auch in den USA in der TSMC Arizona Fab 21 gefertigt werden. Dort hat AMD jetzt erfolgreich den sogenannten „bring up“, also die initialen Tests nach der Fertigung eines neuen Chips, sowie die Validierung der Prozessoren erfolgreich abgeschlossen.