News AMD Notebook-APU mit bis zu 22 Kernen: Neue Details zu Zen 6 „Medusa Point“ durchgestochen

[Col. Jessep]

Mehr Power!

 

[ETI1120]

Ein wirklich spannender Aufbau und endlich mal etwas, das mehr in Richtung der Versprechungen des Potentials von Chiplet-Designs geht.

Damit das funktioniert wird es ein riesen Spass. Denn der Tweet suggeriert dass AMD eine Multichiplet GPU in einer Mobil APU umsetzt. Arg, es sind doch nur 8 auf dem IOD

Ergänzung (16. Mai 2025)

Wobei, dann schaltet man die internen Zen 6 und Zen 6c ab, die LP verbleiben.

Dann ist es sinnvoller ein IOD wie bisher zu nehmen.

Ergänzung (16. Mai 2025)

Was mich an dieser News nervt ist:

Es ist Mal nett die deutsche Sprache zu veralbern. Aber wollt ihr diesem Unsinn mit "durchstechen" jetzt als Markenzeichen von Computerbase einführen? Unter dem Motto wir können alles außer Deutsch?

Ich hatte Mal wieder HXL (@9550pro) mit 포시포시@harukaze5719 verwechselt, auf dem Mobilphone sind ihre Ikons beim hektischen drüberschauen ähnlich.

HXL (@9550pro) mag namhaft sein, hat aber keine gute Trefferquote, während 포시포시@harukaze5719 eben keine ausgelaufene Informationen verteilt, sondern offene Funde im Internet.

 

[konkretor]

In welchem Jahr soll es diese Gen dann im Notebook geben, die Varianten davor sind auch brutalst schlecht verfügbar.

 

[MPQ]

Strix Halo ist grad gestartet, es gibt zwei Notebooks mit horrenden Preisschild damit zu kaufen und jetzt kommt schon Medusa um die Ecke. Allerdings bleibt einem nichts anderes übrig, MAX 395+ zu kaufen, wenn man einen Ryzen Vollausbau haben möchte, wenn man nicht >2.5kg rumschleppen will (9955HX).

Ich würdes es so hart feiern, wenn mal ein Notebook hersteller es sich traut, ein 120W Core Ultra 275HX oder Ryzen 9955HX Notebook ohne dGPU zu bringen. Ich würde es instant kaufen.

 

[Krik]

Kann man das überhaupt automatisch und performant regeln?

Warum nicht?

Der Scheduler kann nicht wissen, wann und wo welcher Kern die bessere Wahl darstellt.

Aber vielleicht gibt es da ja doch etwas, dass das ermöglicht. Die "simpelste" Variante ist, dass der Programmierer einen Flag setzt, welcher Thread auf welcher Kern-Art am besten aufgehoben ist. Ein Render-Thread wird dann mit "Performance" und eventuell "Cache sensitive" und ein Service-Thread mit "Low Power" geflaggt und der Scheduler weiß dann, was Sache ist.

Oder man macht das, was Intel mit dem Thread Director treibt, der im Prinzip ein Benchmark-Programm darstellt, das einen Thread auf allen Kern-Arten ausführt und das Ergebnis misst.
Kommt da eigentlich generell ein gutes Ergebnis bei raus oder funktioniert das doch nicht so gut? Man denke da mal an SMT, das in einigen Fällen auf modernen CPU zu Performance-Minderung führt.

 

[bad_sign]

Na, ich bleibe weiterhin gespannt ob ZEN 6 für AM5 noch erscheinen wird.

Gibt es denn überhaupt Infos zu DDR6? AMx DDRx -> Bei AMD gibts es nur einen neuen Sockel, wenn es einen neuen DDR Standard gibt.


IOD = APU ist ein geiles Konzept

 

[xpad.c]

Es ist Mal nett die deutsche Sprache zu veralbern. Aber wollt ihr diesem Unsinn mit "durchstechen" jetzt als Markenzeichen von Computerbase einführen? Unter dem Motto wir können alles außer Deutsch?

Was hast Du denn in diesem Kontext an diesem Wort auszusetzen?

https://www.duden.de/rechtschreibung/durchstechen_durchgestochen

Bedeutungen
2) verraten, weitergeben

xpad.c

 

[CDLABSRadonP...]

Damit das funktioniert wird es ein riesen Spass. Denn der Tweet suggeriert dass AMD eine Multichiplet GPU in einer Mobil APU umsetzt.

Compute-on-Compute-Stacking ist aber halt auch ein heiliger Chiplet-Gral und das nicht ohne Grund: Schließlich sinkt dadurch die Packagefläche und obendrein ist es gut für die Latenzen zwischen den verschalteten CCXes.

Ich sehe nun auch ansonsten noch clevere Möglichkeiten zur Nutzung, die ich bislang noch gar nicht auf dem Schirm hatte:

Systemzustand	Chiplet unten	Chiplet oben
Full Idle	Nur LPE	Deaktiviert
Pseudo-Idle	LPE+Z6C	Deaktiviert
Normale Last	LPE+Z6C+Z6	Aktiver L3, Deaktivierte Kerne
ManyCore-Last	LPE+Z6C+Z6	Komplett aktiviert
dGPU-Last	Nur LPE (fürs OS) und aktiver L3	Komplett aktiviert, Boost

Auf diese Art und Weise kann der V-Cache also hin und hergeschoben werden.

 

[Tigerfox]

Ich glaube diese Gerüchte kein Stück. RDNA3.5+ klingt nicht wesentlich schneller als das aktuelle RDNA3.5, wieso sollte man dann die CUs halbieren?
und 12xZen6 + nochmal 4xZen6 +4xZen6c und 2x LP klingt absolut merkwürdig und sinnlos. Zen6x macht nur Sinn, weil es mehr Kerne auf gleicher Flächer ermöglicht.

 

[andi_sco]

Neue Leaks

Bei der Grafikleistung gibt es in der durchgestochenen Konfiguration jedoch keine Fortschritte

Das dürfte dann ja auch eher die HX-Serie ersetzen?! Da kommt dann ja ahoffentlich eine Leistungsstarke GeForce oder Radeon als Partner dazu.

 

[CDLABSRadonP...]

Ich glaube diese Gerüchte kein Stück. RDNA3.5+ klingt nicht wesentlich schneller als das aktuelle RDNA3.5, wieso sollte man dann die CUs halbieren?
und 12xZen6 + nochmal 4xZen6 +4xZen6c und 2x LP klingt absolut merkwürdig und sinnlos. Zen6x macht nur Sinn, weil es mehr Kerne auf gleicher Flächer ermöglicht.

Es ergibt auch Sinn, weil man ein Chiplet dann für noch mehr unterschiedliche Einsatzzwecke optimiert.

Der V-Cache liegt nun ja ohnehin drunter, die TSVs gehen durch das CCD. Das kann man auch gleich nutzen, um eben in Zukunft ein CCD auch Huckepack auf eine kleine APU draufzuschnallen, die dafür selbst ziemlich schmal ausfällt. (und danach klingt es)

 

[Tharan]

wieso sollte man dann die CUs halbieren?

Weil du 22 Kerne eh mit einer richtigen dGPU verheiraten wirst. Es gibt ja die Gerüchte über einen zweiten IOD mit RDNA4 und nur zwei Kernen um dann nur das hinzu zu bauen was es braucht, auch in Bezug auf Halo an CUs im großen Stil.
Aber alles ja noch ausschließlich Gerüchte.

 

[NIGHTFIL]

No RDNA 4, no buy :-)

 

[mkl1]

Die iGPU ist aber schon eine Enttäuschung. Es gibt wieder nur RDNA3.5 und dann auch nur 8 CUs. Bei den Dualchannel Geräten sehe ich nicht, wie sie da mit Panther Lake-H 12Xe3 mithalten können.

 

[ETI1120]

Compute-on-Compute-Stacking ist aber halt auch ein heiliger Chiplet-Gral und das nicht ohne Grund: Schließlich sinkt dadurch die Packagefläche und obendrein ist es gut für die Latenzen zwischen den verschalteten CCXes.

Wo hast Du das mit dem 3D Stacking her?

Die Konfiguration liese sich wenn man Strix Halo anschaut ohne PHYs zwischen den Dies umsetzen. Bei der APU wäre der Port, an dem das CCD hängt, dauerhaft deaktiviert. Als 3D kann ich es mir nicht vorstellen.

Generell missfällt mir die Idee. Die Idee APU als IOD missfällt mir extrem, weil man so zu schlechten Kompromissen gezwungen ist.

Was die CPU-Kerne angeht erscheint mir die Lösung unausgewogen und asymmetrisch. Also warten wir in Ruhe ab was dann tatsächlich kommt.

Ich sehe nun auch ansonsten noch clevere Möglichkeiten zur Nutzung, die ich bislang noch gar nicht auf dem Schirm hatte:

Systemzustand	Chiplet unten	Chiplet oben
Full Idle	Nur LPE	Deaktiviert
Pseudo-Idle	LPE+Z6C	Deaktiviert
Normale Last	LPE+Z6C+Z6	Aktiver L3, Deaktivierte Kerne
ManyCore-Last	LPE+Z6C+Z6	Komplett aktiviert
dGPU-Last	Nur LPE (fürs OS) und aktiver L3	Komplett aktiviert, Boost

Auf diese Art und Weise kann der V-Cache also hin und hergeschoben werden.

Ich habe meine Zweifel, ob das so einfach möglich ist.

Die LPE Kerne geistern nun schon eine Weile durchs Web, nur wurden sie noch nirgends gesehen. Auch nicht bei Strix Halo wo sie angeblich ihre Premiere hätten feiern sollen.

Bei dGPU Last willst Du die fetten Kerne und vor allem die fetten Kerne auf dem CCD.

Das dürfte dann ja auch eher die HX-Serie ersetzen?! Da kommt dann ja ahoffentlich eine Leistungsstarke GeForce oder Radeon als Partner dazu.

Für die Anwendungsfälle mit dGPU wäre ein Fire Range Nachfolger mit Fanout IMO die viel bessere Option.

 

[bf3gmer]

22 Cores im Notebook ? Ui ui ui.

Vielleicht verschwinden dann langsam auch mal die unzähligen 2 Cores + HT Notebooks die im Jahre 2025 immer noch vertickt werden von der Bildfläche.

Mein Galaxy Book 2 hat auch nur 2 "vollwertige"Kerne und 8 LP Kerne
Intel i5 1235u

Reicht aber auf alle Fälle für die meisten sachen aus finde ich.

 

[andi_sco]

hat auch nur 2

Ja, damit hast du aber 12 Threads und nicht 4

 

[CDLABSRadonP...]

Wo hast Du das mit dem 3D Stacking her?

Die Konfiguration liese sich wenn man Strix Halo anschaut ohne PHYs zwischen den Dies umsetzen. Bei der APU wäre der Port, an dem das CCD hängt, dauerhaft deaktiviert. Als 3D kann ich es mir nicht vorstellen.

Ich gebe es ungern zu, aber: Von Wccftech. Dort ist es allerdings nicht gerade weit ausgeführt.

Bei dGPU Last willst Du die fetten Kerne und vor allem die fetten Kerne auf dem CCD.

Genau so steht es doch aber auch in der Tabelle: Oberes Chiplet (also die "fetten Kerne) voll aktiv, unteres hätte nur noch die LPE-Cores und den Cache als V-Cache aktiv.

Die LPE Kerne geistern nun schon eine Weile durchs Web, nur wurden sie noch nirgends gesehen. Auch nicht bei Strix Halo wo sie angeblich ihre Premiere hätten feiern sollen.

Oh, das ist mir entfallen. Hatte sie im Kopf für Olympic Ridge im klassischen IO-DIE.

Für die Anwendungsfälle mit dGPU wäre ein Fire Range Nachfolger mit Fanout IMO die viel bessere Option.

Halt teurer (Platzbedarf) und nicht so gut, was die Leistungsaufnahme des Gesamtpakets bei Abschalten der dGPU angeht.

 

[Philste]

Das wäre aber ein sehr seltsames Design. Ich finde ja schon in der aktuellen Ryzen AI 300 Linie die Spanne zwischen Ryzen 7 und Ryzen 9 zu groß. Zuvor war der Ryzen 9 immer nur ein Goodie mit etwas mehr Takt, aktuell heißt es nun schon Krackan Point vs Strix Point mit 8 Kernen vs 10 Kernen und 8CUs vs 12CUs.

Die Spreizung hier bei Medusa Point wäre ja geradezu absurd. Die Ryzen 5 und Ryzen 7 parts sehen wieder ziemlich langweilig aus, da sich hier an CPU und gerade der iGPU wenig bis gar nichts tut und der Ryzen 9 soll dann grob geschätzt die CPU Performance verdreifachen?

Oder wollen sie 6 verschiedene Ryzen 9 SKUs mit 2, 4, 6, 8, 10, 12 aktivierten Kernen auf dem 2ten Chiplet bringen? Ich denke solche teildefekten/ teildeaktivierten Chiplets möchte AMD doch viel lieber in ihren "low core count, big cache" Server-SKUs verwenden, da ist deutlich mehr mit verdient.

 

[ETI1120]

Ich glaube diese Gerüchte kein Stück. RDNA3.5+ klingt nicht wesentlich schneller als das aktuelle RDNA3.5, wieso sollte man dann die CUs halbieren?

Aus meiner Sicht passt alles nicht so recht zusammen, was zur Zeit herumschwirrt. Nicht nur dieses Gerücht

Das mit der halbierten GPU ist seltsam, ebenso seltsam ist es dass es auf 20 Kerne im Notebook geht. Die beiden LPE Kerne würde ich nicht mitzählen. Diese könnte bei Niedriglast Szenarien einiges bringen.

Aber hier ist nun wie schon einige anmerken die Frage, wie der Schedulers das alles managen soll. Einige im Web haben behauptet, dass der Scheduler die LP Kerne gar nicht sehen würde, aber wenn das funktionieren würde, würde es mich sehr wundern

und 12xZen6 + nochmal 4xZen6 +4xZen6c und 2x LP klingt absolut merkwürdig und sinnlos.

Das ist das was ich mit asymmetrisch gemeint habe. Es mutet auch mir seltsam an.

Zen6x macht nur Sinn, weil es mehr Kerne auf gleicher Flächer ermöglicht.

Das stimmt für den Server. Beim Notebook kommt IMO noch etwas anderes hinzu. Die dense Kerne haben eine andere Kennlinie als die classic Kerne. Sie unterscheiden sich im Bereich von 15 ... 28 W nicht sonderlich, wie AMD auf einer Folie gezeigt hat. Aber unter 15 W haben die dense Kernen einen Vorteil. Einfache Mathematik zeigt, dass ein Notebook die meiste Zeit unter 10 W sein muss, wenn man die Batterie nicht zu schnell leersaugen will.

Falls es diese LP Kerne tatsächlich gibt bin ich echt gespannt. Denn das was Arm und Intel an E-Kernen gezeigt haben waren ineffiziente Kerne mit kleiner Fläche, also dense Kerne.

Ergänzung (16. Mai 2025)

Ich gebe es ungern zu, aber: Von Wccftech. Dort ist es allerdings nicht gerade weit ausgeführt.

Wccftech sollte besser nicht zuviel ausführen. Sie sollen Links zu den Posts zeigen.
bei Wccftech fehlt es leider komplett am Verständnis der Technik.

Genau so steht es doch aber auch in der Tabelle: Oberes Chiplet (also die "fetten Kerne) voll aktiv, unteres hätte nur noch die LPE-Cores und den Cache als V-Cache aktiv.

Stimmt, habe mich nur auf die mittlere Spalte konzentriert.

Oh, das ist mir entfallen. Hatte sie im Kopf für Olympic Ridge im klassischen IO-DIE.

Sie tauchten erstmals bei MLID im Septemper 2023 auf. Als "Low power core option" für Zen 5. Dann in einigen Gerüchten zu Strix Halo. Und sie schwirren durch die ganzen Gerüchte von Zen 6.

Aber es gibt kein Chip bei dem sie drauf sind. Das ist das was mich wundert.

Halt teurer (Platzbedarf) und nicht so gut, was die Leistungsaufnahme des Gesamtpakets bei Abschalten der dGPU angeht.

Die Leistungsaufnahme ist doch wenn man Strix Halo anschaut weitgehend gelöst. Und das mit dem Platzbedarf verstehe ich nicht, es gibt Fire Range und Dragon Range. Diesen Sockel kann man locker verwenden.