News TSMC-Fertigung: „Wir haben High-NA-EUV-Systeme, aber wir sagen nicht, wie viele“

[Volker]

TSMCs CEO C.C. Wei hat bei der Aktionärsversammlung in Taiwan Bedenken über die Fertigung der Zukunft und High-NA-EUV auf gewohnt humorvolle Art widersprochen. Nur, weil etwas nicht bereits für die Serienfertigung eingeplant sei, bedeute es nicht, dass man es nicht auf dem Schirm habe, erläuterte TSMC das Vorgehen.

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[Kaufmannsladen]

Spaß muss auch mal sein.

 

[mmdj]

wirtschaftlich machts wenig sinn jetzt auf high na euv zu setzen weil die maschinen teuer sind. gleichzeitig lässt man sich von intel aufholen. tsmc möchte optimieren und viel geld verdienen, denn die maschinen sind garantiert nicht zu teuer, das geld ist da.

hoffe intel kommt so richtig in fahrt und wischt denen eine aus

 

[JaKno]

Eine Firma mit soviel Erfahrung wird wohl wissen was sie tut. Im Gegensatz zu Intel sind die nicht in der Position ohne Wenn und Aber All-In gehen zu müssen.

 

[rentex]

Dass Intel darauf setzt, zeigt doch, dass TSMC ihre laufende Fertigung, absolut im Griff haben.

 

[konkretor]

Mindestens 1 System werden sie definitiv haben. Alles andere wäre ein zu großes Risiko.

 

[TechFA]

@mmdj Es geht überhaupt nicht um den Anschaffungspreis der Maschinen, sondern den hochgradig kostspieligen Einsatz in der Produktiv-Fertigung für High-NA. Allein der Fakt, daß TSMC schon etliche High-NA-Maschinen besitzt, sollte schon genügen, um zu erklären, weswegen man vom Einsatz absieht.

Die Belichtungsmaschinen à 380–420 Millionen pro Stück sind die sprichwörtlichen Erdnüsse für TSMC.
Das Problem ist, daß die Fertigung in High-NA um ein vielfaches teurer ist als traditionelle Low-NA-Fertigung.

Was ASML und Intel halt immer wieder gern verschweigen (wenn sie die High-NA Nebelkerze schwenken), ist das selbst schon einfaches High-NA EUV Single-Patterning selbst gegenüber Low-NA EUV Douple-Patterning eben auch deutlich teurer ist v

Sowas fällt dann bei Intel gern schnell unter den Tisch und dürfte dazu führen, daß sie sich selbst finanziell strangulieren, vor allem bei den bereits angehäuften Schuldenbergen und geringen Gewinnen dank outsourcing.

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Man sollte auch nicht vergessen, daß HighNA auch ein kleineres Reticle-Limit besitzt. Sprich die maximale Größe eines zu belichtenden Dies schrumpft um den Faktor der NA und damit der Durchsatz massiv.

ASML will halt auch nur verkaufen, tut sich aber seit Jahren sichtlich schwer eine Folge-Generation an Maschinen an den Mann zu bringen, wenn diese nicht nur schon deutlich teurer in der Anschaffung allein sein, sondern auch noch der Einsatz um Faktoren teurer in der Praxis ist …

Fernab dessen, sollte man auch gewahr sein, daß wie immer es Intel Richtung Erfahrungsgewinn darstellt, TSMC, Samsung und Andere wie Micron, SkHynix bereits erst die schwere Geburt der ersten EUVL-Systeme und danach die reguläre Nutzung im praktischen Einsatz erlebt und seit Jahren erfolgreich benutzt haben und somit gerade TSMC trotzdem noch einen extremen etliche Jahre währenden Vorsprung bei Allem Richtung EUVL besitzen.

Intel ist halt nach dem 10nm Fiasko notgedrungen und besonders medienwirksam auf den High-NA Zug aufgesprungen, um die Öffentlichkeit in die Irre zu führen, man habe einen Joker in Santa Clara. Mitnichten!

Nein hat Intel nicht. Intel versucht bloß seit Jahren, den Mangel an EUVL-Kompetenz durch den Einsatz von High-NA zu kompensieren. Ein Trugschluß, der nach hinten los gehen wird, weil dadurch Intel zwar theoretisch und auf dem Papier führend werden könnte (kleinere Node), sich dadurch aber selbst dem Bankrott ausliefert — TSMC kann kleinere Fertigungsgrößen mit dem selben alten Equipment erreichen.

Wir erleben somit praktisch eine Wiederholung der DUVL/EUVL-Misere von damals …

 

[stefan92x]

Intel ist halt nach dem 10nm Fiasko notgedrungen und besonders medienwirksam auf den High-NA Zug aufgesprungen, um die Öffentlichkeit in die Irre zu führen, man habe einen Joker in Santa Clara.

Vor allem wenn es danach aussieht, dass Intels medienwirksames High-NA Gerede zu einem Start in der Produktion führen dürfte, der kaum vor TSMC liegt.

Klar ist aber auch, klappern gehört zum Handwerk und Intel muss halt sen Eindruck erwecken, dass sie die Zukunft im Griff haben. TSMC kann es etwas entspannter machen und sagt hier letztlich, dass sie im Labor testen können, ab wann der Wechsel sinnvoll ist und dass sie das Thema auf dem Schirm haben.

 

[Saiba]

hoffe intel kommt so richtig in fahrt und wischt denen eine aus

Von wo kommt die starke Sympathie für Intel?
Du kennst die Geschichte von Intel schon? Wie unsauber die waren?

 

[Bigeagle]

Am Ende zählt auf Fertigerebene doch vor allem Kosten pro Wafer bei gleichzeitiger Konkurrenzfähigkeit dessen was drauf ist. Wenn die Konkurrenzfähigkeit mit günstigerer Fertigung noch gegeben ist bleibts eben dabei. Irgendwer muss die Chips schließlich auch kaufen.

Wäre ein Haushalt eine Aktiengesellschaft würden Aktionäre auch besorgt fragen warum man die Zettel am Kühlschrank nicht mit 3D gedruckten Klebepads anbringt. Hausfrau/Hausmann findet aber die Neodym Magnete reichen, der Notizblock hält.

 

[Crifty]

Warum auch wechseln, jetzt mal im ernst, Intel macht doch nur den Sprung auf High-NA-EUV, weil sie bei der bisherigen Fertigung nichts gebacken bekommen haben. Solange TSMC selbst noch mit jetzigen Verfahren, kreise um Intel und die anderen Konkurrenten dreht, macht es kein Sinn. Ein Pferd hüpft auch nur so hoch wie es muss.

 

[Philste]

Man muss ja auch mal bedenken, dass dieses ganze Gewurschtel mit den Node-Namen davon ablenkt, dass es sich hier insgesamt nur um 2 Generationen handelt, von daher ist der Verzicht auf High-NA-EUV absehbar.

Diese ganzen Namen wie A12 hören sich alle nach komplett neuen Nodes an, im Endeffekt wechselt TSMC hier aber einfach nur das Namensschema:

N2 ist jetzt in Massenproduktion. Dann kommt noch N2P, also die Verbesserung nach gewohntem Namensschema. Das war es dann aber. Schon N2 mit BSPDN wird einfach A16 genannt, obwohl es eben kein richtig neuer Node ist.

Der erste neuen Fullnode nach N2 ist A14, da wird es dann aber noch schlimmer: A13 ist das, was bisher immer als NxP bezeichnet wurde, hätte also auch gut und gerne A14P heißen können. A12 ist wiederum A14 mit BSPDN, genau wie A16 N2 mit BSPDN ist.

TSMCs Namensschema lässt es so wirken, als würden sie noch 5 Gens ohne High-NA rausholen, dabei sind es 2, von denen die erste aktuell in Produktion ist. Wenn man mal davon ausgeht, dass wir Intel 18A, wo ja jetzt auch erstmal so langsam der richtige Ramp kommt, zeitlich (nicht performancetechnisch) als dieselbe Generation ansehen können, ist man da am Ende doch schon wieder quasi gleich auf.

Intel labert zwar viel, aber ich denke 14A wird auch dort noch ohne High-NA zeitlich ähnlich zu A14 und Derivaten kommen. Die übernächste Gen (Intel 10A/TSMC A10) dann wahrscheinlich bei beiden mit High-NA.

 

[ETI1120]

stets monierte TSMC den sehr hohen Preis der rund 400 Millionen Euro teuren Systems.

TSMC sagt die Kosten der Fertigung in 0.55 NA EUV sind zu hoch.

Einige der Gründe warum 0.55 NA EUV zu teuer ist listet @TechFA auf.

Noch eine Anmerkung zur maximalen Reticle Size. AFAIU, wenn man einen Die mit z.B. 68 mm² hat, dann fasst man mehrere dieser Dies auf der Maske zusammen so dass man möglichst nahe an das Reticle Limit kommt. Je größer das Reticle desto weninger Belichtungen sind notwendig, um den gesamten Wafer zu belichten. Das heißt das verkleinern der Reticle Limit kann auch die Dies. betreffen, Wenn man vorher 3 Dies untergebracht, sind es nach halbieren rein rechnerisch 1,5, ...

Aber die Sache mit den Kosten ist eben eine Darstellung von TSMC die dafür sorgt dass ASML das Gesicht behät. Momentan ist 0.55 EUV NA nicht tauglich für die HVM. Auch wenn ASML in ihren Hochglanzprospekten gerne den Eindruck erweckt. Das hat im übrigen Intel selbst auf einer SPIE Konferenz im März gezeigt.

Und es ist eben nicht sicher dass 0.55 NA EUV bis 2028 tauglich für die HVM ist.

Dabei sind nicht die 0.55 NA Scanner von ASML das Problem, sondern die 0.55 NA an sich in der Kombination mit den Photoresists . Selbst beim 0,33 NA EUV gibt es immer noch Probleme mit stochastischen Fehlern. 0.55 NA prinzipiell hat eine deutlich geringere Schärfentiefe als 0,33 NA. Das bedeutet die Dicke des Photoresists muss reduziert werden was wiederum das Problem mit den stochaistischen Fehlern verschärft.

Momentan setzt nur TSMC 0,33 NA EUV in großen Umfang mit einem sehr guten Yield ein. Es ist offensichtlich, dass der Yield von Intel schlechter als der von TSMC ist. Samsung hatte bisher massive Probleme mit dem Yield.

Mindestens 1 System werden sie definitiv haben.

So wie sich C.C. Wei äußert sind es mehr.

Intel hat halt einen riesen Zirkus um die beiden 0.55 Scanner gemacht die sie erhalten haben, TSMC nicht.

Alles andere wäre ein zu großes Risiko.

Es wäre schlichtweg dumm.

Wie will man eine Technik beurteilen die man nicht kennt?

Spaß muss auch mal sein.

C. C. Wei lässt auch auf den Earnings Calls seinen Humor durchscheinen.

 

[mmdj]

Von wo kommt die starke Sympathie für Intel?
Du kennst die Geschichte von Intel schon? Wie unsauber die waren?

wie meinst du von wo? natürlich von MAGA und MEGA wir brauchen Intel auf jeden Fall als Gegenspieler. Es gibt leider schon genug wenige die Chips herstellen.

Wenn Intel es nicht gebacken bekommt und China mit der Zeit aufholt, dann gibt es nur noch mehr Sanktionen und die Preise steigen und steigen

 

[Icke-ffm]

Die übernächste Gen (Intel 10A/TSMC A10) dann wahrscheinlich bei beiden mit High-NA.

Na ich denke eher das es noch viel länger dauert bis High NA wirklich genutzt wird denke vor 2035 wird da noch nichts kommen, zu teuer die Maschinen, Wafer und auch viel zu gering der Durchsatz. Und selbst wenn es früher kommen sollte, dann wird es so teuer das es kaum genutzt wird, wirkliches High NA Volumen wird es erst weit nach 2040geben

 

[bensen]

@Icke-ffm
Spätestens wenn man mit 0.33 NA nicht mehr zu Rande kommt, ist der Preis und Durchsatz nebensächlich.
Wann es so weit ist, können TSMC und Intel besser beurteilen. Aber ich bezweifle, dass es erst nach 2035 der Fall sein wird.

 

[ETI1120]

Man muss ja auch mal bedenken, dass dieses ganze Gewurschtel mit den Node-Namen davon ablenkt, dass es sich hier insgesamt nur um 2 Generationen handelt, von daher ist der Verzicht auf High-NA-EUV absehbar.

Es ist noch viel viel schlimmer.

Die Skalierung nähert sich den Grenzen des physikalisch machbaren. Die minimale Feature Size ändert sich nur noch in Tippelschrittchen. Die Dichtesteigerungen kommen nur noch zum Teil aus der Skalierung. Das ist kein Problem von TSMC oder von Intel oder von Samsung, ist ist ein grundsätzliches Problem.

Und deshalb muss der Fortschritt an anderer Stelle erreicht werden. Die Chinesen müssen ohne EUV die neuen Wege schneller angehen.

Zu den Prozessen von TSMC

• N3, N2 haben praktisch dieselbe Metallisierung.
  • Der eigentliche Unterschied von N3 auf N2 ist der Übergang von FinFET auf GAA-FET.
  • Im übrigen knnte nur TSMC FinFET mit einem Node der 3 nm Klasse umzusetzen. TSMC musste bei N3 auf FinFET bleiben, weil 2023 der GAA-FET noch nicht fertig war.
  • Sowohl Intel (18A) als auch Samsung (SF2) haben die 3 nm Klasse mit GAA-FET umgesetzt
• A16 ist N2 mit BSPDN
• A14 ist das was man heute als neuen Node bezeichnet.
  • Die Skalierung finder nur noch im Namen statt (20 * 0,7) die Transistordichte steigt um ca. 1,2. Früher war es Faktor 2.
  • An eine Performancesteigerung und eine Powerreduktion mit Werten um 15 % bzw. 30 % haben wir uns gewöhnt. Es gab als die Power mit der Fläche skaliert hat, also 50 %
• A13 ist die jährliche Optimierung von A14
• A12 ist A14 mit BSPDN
• Von nächsten Node A10 redet TSMC noch nicht

Diese ganzen Namen wie A12 hören sich alle nach komplett neuen Nodes an, im Endeffekt wechselt TSMC hier aber einfach nur das Namensschema

Das ist doch nichts neues. N6, N4 sind genau dasselbe

N2 ist jetzt in Massenproduktion. Dann kommt noch N2P, also die Verbesserung nach gewohntem Namensschema. Das war es dann aber. Schon N2 mit BSPDN wird einfach A16 genannt, obwohl es eben kein richtig neuer Node ist.

Das eigentliche Problem bei den Bezeichnungen von TSMC ist dass der erste Prozess immer denselben Namen wie der Node hat. Deshalb ist es eigentlich besser wenn die abgeleiteten Prozesse andere Zahlen haben.

Der erste neuen Fullnode nach N2 ist A14, da wird es dann aber noch schlimmer: A13 ist das, was bisher immer als NxP bezeichnet wurde, hätte also auch gut und gerne A14P heißen können. A12 ist wiederum A14 mit BSPDN, genau wie A16 N2 mit BSPDN ist.

Namen sind Schall und Rauch. Es geht immer nur um die Konzepte die benannt werden.
Diese ganze Zahlenspiele mit dem Faktor 0,7 sind Unsinn. Die Gatelänge und die Metallisierung skalieren schon sehr lange nicht mehr um den Faktor 0,7. Das war aber bis 5 nm kein Problem weil die Dichte nach wie vor um einen hohen Faktor (> 1,5) gestiegen ist. Aber nun krebsen wir bei 1,2 ... 1,25 herum.

Aber es gab nun Mal keinen vernünfigen Vorschlag für ein neues Schema.

TSMCs Namensschema lässt es so wirken, als würden sie noch 5 Gens ohne High-NA rausholen, dabei sind es 2, von denen die erste aktuell in Produktion ist.

Das Namensschema lässt gar nichts so wirken, weil TSMC offen und Transparent kommuniziert wie sich die Prozesse von TSMC untereinander verhalten.

Was leider seit FinFET nicht mehr für die absoluten Werte der einzelne Prozesse gilt. Da gibt es nur noch sehr wenige Angaben zu den Zellen. Das meiste ist Teil des NDA und gelangt nicht in die Öffentlichkeit.

Außer jemand schaut Mal rein und veröffentlich es.

Wenn man mal davon ausgeht, dass wir Intel 18A, wo ja jetzt auch erstmal so langsam der richtige Ramp kommt, zeitlich (nicht performancetechnisch) als dieselbe Generation ansehen können, ist man da am Ende doch schon wieder quasi gleich auf.

18A ist ein Prozess der in etwa N3P. Inklusive GAA und inklusive BSPDN.

Panther Lakte: Von der GPU die bei TSMC gefertigt wird hört man sehr viel gutes. Von der CPU in 18A habe ich nichts dergleichen vernommen.

So wie sich Intel selbst äußert hat Intel bei 18A Probleme mit dem Yield.

TSMC würde bei einer vergleichbaren Fehlerrate nicht in HVM gehen.

Intel labert zwar viel, aber ich denke 14A wird auch dort noch ohne High-NA zeitlich ähnlich zu A14 und Derivaten kommen.

Das werden wir bald wissen. Intel hat aber schon gesagt, dass sie an einem Fall Back Prozess arbeiten.

Die übernächste Gen (Intel 10A/TSMC A10) dann wahrscheinlich bei beiden mit High-NA.

Wann immer der kommt

 

[matmartin]

Würde an TSMCs Stelle auch die alten Maschinen so lange gewinnbringend abschreiben, bis einen die Konkurrenz absolut dazu zwingt auf die teuren, neuen Produktionsmittel umzusteigen.

 

[fdsonne]

Eine Firma mit soviel Erfahrung wird wohl wissen was sie tut. Im Gegensatz zu Intel sind die nicht in der Position ohne Wenn und Aber All-In gehen zu müssen.

Dass Intel darauf setzt, zeigt doch, dass TSMC ihre laufende Fertigung, absolut im Griff haben.

Geht doch einfach 10, 12 Jahre in der Geschichte zurück, da war Intel in der Fertigung das Maß der Dinge und von quasi jetzt auf gleich gab es den nächsten Prozess Shrink nicht mehr, weil sie es nicht zum laufen bekommen haben. Andere haben dann einfach die Zahlen stark gesenkt, von 16 auf 7 bspw. oder 12 um kleinere Nodes zu signalisieren. Und und hätte eine Firma mit so viel Erfahrung wie Intel (damals) das ja besser gewusst, ach halt, nee, das geht halt auch mal schief.

Das kann technisch allen Unternehmen passieren. Der Unterschied ist aktuell nur, mit dem Blick von damals zu heute ist TSMC bestenfalls (wenn überhaupt schon) an der Stelle wo Intel kurz vor der Einführung von 14nm war. Als man mit Broadwell nicht raus kam, weil der Prozess nicht richtig anlief, aber gleichzeitig hintenraus an den straffen 10nm Plänen fest hielt.
Wie wir heute wissen was das tu viel. Und EUV damals hatte faktisch einen Einfluss. TSMCs 7nm aus 2018? 2019 dann mit EUV war immernoch zeitlich weit weg von den ersten Intel Roadmaps zu 10nm. Das hätte doch vorher auch Niemand gedacht, dass das sooo extrem schief geht. Abwarten ob TSMC hier im Fahrwasser bleibt oder irgendwann auch mal eine Welle überschwabbt und der Zeitplan kippt. Vielleicht mit/bei High NA EUV? Was anderes als zu sagen, wie sind da auch dran, würde man in dem Fall ja auch nicht machen können. Intel war damals auch dran... aber was raus gekommen ist, wird man erst wissen wenn es zu spät ist.

 

[Hatsune_Miku]

wirtschaftlich machts wenig sinn jetzt auf high na euv zu setzen weil die maschinen teuer sind. gleichzeitig lässt man sich von intel aufholen. tsmc möchte optimieren und viel geld verdienen, denn die maschinen sind garantiert nicht zu teuer, das geld ist da.

hoffe intel kommt so richtig in fahrt und wischt denen eine aus

Nicht nur Intel sondern auch Samsung, optimalerweise wenn die immer abwechselnd führend wären. Aber das ist wunschdenken.
Scahde das Globalfoundries inzwischen wohl komplett raus ist, von denen hört man rein garnichts mehr. Zumal es auch interessant wäre, da ASML gleich nebenan wäre.