News Epyc „Venice“ delidded: Nackte Zen-6-CPU dürfte auch die Zukunft von Ryzen zeigen
Die Chipsatzanbindung ist doch noch PCIe4. Wenn man die auf PCIe5 umstellt braucht man keine neuen Pins für doppelte Bandbreite.ETI1120 schrieb:
Das ist doch bei modernen Chipsätzen der Normalfall das sie als PCIe-Switch arbeiten . Wenn auch Intel die Anbindung DMI nenntETI1120 schrieb:
@Araska
Beim Layout des Motherboards kann man aber nicht sicher sein ob es elektrisch schon auf PCIe5 auch für die Chipsatzanbindung ausgelegt ist. Da wäre "AM5+" dann das Unterscheidungsmerkmal. Mehr Lanes über den gleichen Sockel zu führen dürfte schwierig werden.
Und den Chipsatz könnte man auch noch etwas aufbohren. D.h mehr PCIe-Lanes und einen vollausgebauten USB4 im Chipsatz . Vollausgebautes USB4 heisst dann auch Displayport-Eingänge um auch Grafik über USB4 übertragen zu können.
Beim Layout des Motherboards kann man aber nicht sicher sein ob es elektrisch schon auf PCIe5 auch für die Chipsatzanbindung ausgelegt ist. Da wäre "AM5+" dann das Unterscheidungsmerkmal. Mehr Lanes über den gleichen Sockel zu führen dürfte schwierig werden.
Und den Chipsatz könnte man auch noch etwas aufbohren. D.h mehr PCIe-Lanes und einen vollausgebauten USB4 im Chipsatz . Vollausgebautes USB4 heisst dann auch Displayport-Eingänge um auch Grafik über USB4 übertragen zu können.
Zuletzt bearbeitet:
Ja, man könnte AM5+ als Marketing-Bezeichnung für Boards mit PCIe 5.0 Anbindung für den Chipsatz verwendenmkossmann schrieb:
Das wäre absolut sinnvoll. Und dann stellt sich fürs Marketing die Frage: Bewirbt man das nicht nur als neuen Chipsatz, sondern auch als AM5+, um zu betonen wie groß der Fortschritt ist? Oder bleibt man bei AM5, um die Kompatibilität zu betonen?mkossmann schrieb:
Hmm... da für einen neuen Chipsatz eh neue Boards nötig sind, wäre eine elektrisch korrekte Auslegung auf PCIe 5 ohnehin ein Auftrag an die Boardhersteller.
Ich träume ja schon lange von einem neuen Chipsatz: Shrink für gemäßigten Verbrauch, Kommunikation via PCIe 5.0 (x4 wäre das derzeitige Layout; x8 würde etwas viele Lanes von der CPU abgreifen), USB 4.0 im CS...
Ich träume ja schon lange von einem neuen Chipsatz: Shrink für gemäßigten Verbrauch, Kommunikation via PCIe 5.0 (x4 wäre das derzeitige Layout; x8 würde etwas viele Lanes von der CPU abgreifen), USB 4.0 im CS...
x8 als Upstream für den Chipsatz wäre nicht mal so kritisch wenn es genügend weitere Downstream PCIe5 am Chipsatz gibt. Dann kann man eben nur eine PCIe5 SSD direkt an die CPU anschließen , alle andere Anderen laufen dann über den Chipsatz.Araska schrieb:
foofoobar
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Was wurde abgekupfert?m4c1990 schrieb:
Das stiftet nur Verwirrung, die Boards kriegen einfach Namen mit dem neuen "Chipsatz".stefan92x schrieb:
Besser wäre es wenn AMD und Intel den Markt für "Chipsätze" liberalisieren/freigeben", das sind ja heute nur noch kombinierte PCIe-Switches mit PCIe-Devices.
"Chipsätze" von AMD laufen ja auch auf Intel-Systemen:
https://www.pcgameshardware.de/Main...e-Projekt-AMD-Chipsatz-Intel-Systeme-1489941/
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@ETI1120 Danke für deinen ausführlichen Beitag.
Es gibt natürlich noch die Quelle die etwas aktueller ist:
https://en.gamegpu.com/News/zhelezo/AMD's-roadmap-leaked-until-2033:-Zen-7-will-remain-on-the-AM5
Full AMD processor release schedule:
Ist doch AM5 und schon PCIe 5.0 kompatibel bei der Zen 5 Generation? Oder ändert sich dort was spezielles beim PCIe 5.0 Chipsatz bei Zen 6?
Das einzige was mir bekannt war, ist dass einige AM5 Mainboards beim Nutzen von USB4 und vier M.2 Slots es zu Lanesharing kommt.
Es gibt natürlich noch die Quelle die etwas aktueller ist:
https://en.gamegpu.com/News/zhelezo/AMD's-roadmap-leaked-until-2033:-Zen-7-will-remain-on-the-AM5
Full AMD processor release schedule:
- Zen 6 "Medusa": Socket AM5 (DDR5 + PCIe Gen5).
- Zen 7 "Prometheus": Socket AM5 (DDR5 + PCIe Gen5), release in 2028.
- Zen 8 "Penelope": Socket AM6 (DDR6 + PCIe Gen6), release in 2029-2030.
- Zen 9 "Nemesis": Socket AM6 (DDR6 + PCIe Gen6), release in 2032-2033.
stefan92x schrieb:
ASUS ROG Crosshair X870E Apex
PCIe-Slots2x PCIe 5.0 x16 (1x x16, 1x x8)Ist doch AM5 und schon PCIe 5.0 kompatibel bei der Zen 5 Generation? Oder ändert sich dort was spezielles beim PCIe 5.0 Chipsatz bei Zen 6?
Das einzige was mir bekannt war, ist dass einige AM5 Mainboards beim Nutzen von USB4 und vier M.2 Slots es zu Lanesharing kommt.
Lustiges Projekt. Bei GamersNexus gab es auch mal eine Führung durch AMDs Labore, da wurde auch gezeigt, wie man zur Entwicklung einfach stapelbare Erweiterungskarten da hatte - damit so ein Laboringenieur sein Testsystem ohne Chipsatz, mit einem, zwei oder auch mehr betreiben kann:foofoobar schrieb:
AMD hat ja noch nichts dergleichen angekündigt. Wir spekulieren hier halt gerade über einen Chipsatz, der PCIe 5.0 unterstützen könnte (den gibt es bislang nicht). CPU und Erweiterungsslots können natürlich schon PCIe 5.0.Matthiazy schrieb:
Das bedeutet dass man einen "Chipssatz" braucht der PCIe 5.0 kann. So was wie X970, wenn ich Mal fabulieren darf.mkossmann schrieb:
Natürlich wird dies nur für neue Boards funktionieren. Aber zu was sollte man das AM5+ nennen wenn sich nichts am Sockel ändert?
Ja es ist normal das die modernen Chipsätze keine Chipsätze mehr sind. Ich wollte nur Mal darauf hinweisen.mkossmann schrieb:
Ergänzung ()
mkossmann schrieb:
Man braucht so oder so neue Boards, also ist das kein Problem
Man braucht kein AM5+, die Boards bekommen einfach ein neues Label.mkossmann schrieb:
Es wäre schön wenn die Boards in der Lage wären die bei Hawk Point und Gorgon Point vorhandenen USB4 Ports durchzuschleifen und nicht zu USB 3.2 downzugraden.mkossmann schrieb:
Aber auch das ist etwas was neue Boards benötigt, aber kein AM5+
AM5+ würde suggerieren, dass sich etwas am Sockel ändert.
Zuletzt bearbeitet:
foofoobar
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Oder sowas: (Steht halt nicht "Chipsatz" drauf)ETI1120 schrieb:
https://www.mouser.de/c/semiconduct...-interface-ic/?m=Microchip&type=Switch - PCIe
foofoobar schrieb:
Hatte ich schon länger Mal abgesehen, ich weiß aber nicht ob ich bei Mouser rausgekommen bin.
So ein preiswerter PCIe Switch mit 4 x PCIe 5.0 auf 8 x PCIe wäre für X870E eine deutliche Verbesserung. 4 freie Lanes mehr und doppelt so viel nutzbare Brandbreite.
@ETI1120 @CDLABSRadonP... es hat mir übrigens keine Ruhe gelassen, was diese Mini-Chiplets sind. Lustigerweise hat kaum jemand im Internet so sehr auf aktive Chiplets spekuliert wie wir hier...
George Cozma und Ryan Smith sind sich relativ einig was sie für möglich halten:
https://chipsandcheese.com/p/ces-2026-taking-the-lids-off-amds
George Cozma und Ryan Smith sind sich relativ einig was sie für möglich halten:
https://chipsandcheese.com/p/ces-2026-taking-the-lids-off-amds
https://www.servethehome.com/amds-e...ay-for-first-time-at-ces-2026/#comment-770197
Offensichtlich wissen es beide auch nicht sicher, aber ich fände es sehr langweilig, wenn eine dieser Optionen stimmen würde
Das bei Chips and Cheese habe ich auch gelesen das bei STH habe ich überlesen.
Structural silicon ergibt für mich keinen Sinn. Warum macht man 3 kleine Plättchen und nicht eines und vor allem wieso sollte man an dieser Stelle structural silicon brauchen?
Bei deep trench capacitors oder ähnlichem stellt sich für mich auch die Frage wieso als kleine Chiplets und nicht als ein größeres? Und warum auf eigenen Chiplets. Aber vielleicht sind ja auch Spannungsregler dabei.
Ich fände Memory PHY oder PCIe PHY auch viel spannender. Aber wie gesagt ich bin bei der geringen Fläche skeptisch.
Generell frage ich mich warum beim Packaging alle von InFO reden. Nach allem was ich weiß würde CoWoS-R viel besser passen. CoWoS-R ist wie InFO auch Fanout. Aber CoWoS-R ist ein Chip Last verfahren und die sind besser für große Substrate geeignet.
Structural silicon ergibt für mich keinen Sinn. Warum macht man 3 kleine Plättchen und nicht eines und vor allem wieso sollte man an dieser Stelle structural silicon brauchen?
Bei deep trench capacitors oder ähnlichem stellt sich für mich auch die Frage wieso als kleine Chiplets und nicht als ein größeres? Und warum auf eigenen Chiplets. Aber vielleicht sind ja auch Spannungsregler dabei.
Ich fände Memory PHY oder PCIe PHY auch viel spannender. Aber wie gesagt ich bin bei der geringen Fläche skeptisch.
Generell frage ich mich warum beim Packaging alle von InFO reden. Nach allem was ich weiß würde CoWoS-R viel besser passen. CoWoS-R ist wie InFO auch Fanout. Aber CoWoS-R ist ein Chip Last verfahren und die sind besser für große Substrate geeignet.
High Yield hat auf Twitter folgende Analyse gepostet:
https://x.com/highyieldYT/status/2010770783467966514/photo/1
Die Schätzungen der Die Sizes passt zu den anderen. Die beiden IOD sind massiv groß, die Frage ist was da alles drin ist, denn jeder der beiden hat so ziemlich die Größe des alten.
Was IPD sein soll verrät er nicht auf Twitter, da wird wohl ein Video kommen.
ALD ist Atomic Layer Deposition die es ermöglicht sehr dünne und sehr homogene Schichten zu erzeugen. Was natürlich bei GAA sehr wichtig ist.
https://x.com/highyieldYT/status/2010770783467966514/photo/1
Die Schätzungen der Die Sizes passt zu den anderen. Die beiden IOD sind massiv groß, die Frage ist was da alles drin ist, denn jeder der beiden hat so ziemlich die Größe des alten.
Was IPD sein soll verrät er nicht auf Twitter, da wird wohl ein Video kommen.
https://semiwiki.com/forum/threads/...and-strategic-considerations.24328/post-96279
ALD ist Atomic Layer Deposition die es ermöglicht sehr dünne und sehr homogene Schichten zu erzeugen. Was natürlich bei GAA sehr wichtig ist.
