News Epyc „Venice“ delidded: Nackte Zen-6-CPU dürfte auch die Zukunft von Ryzen zeigen

[CDLABSRadonP...]

Von was für Dimensionen geht ihr denn überhaupt so bzgl. eines der IO-Tiles aus? Ist ja auch mal eine spannende Frage.

 

[Sun_set_1]

Aber: Ich gehe mit ziemlicher Sicherheit davon aus, dass die MLCCs bislang einfach nah an die Chiplets gepackt wurden und das alles war.

Das mag ja auch sein, aber wenn die internen Spannungen nun grundlegend anders werden sollten, müssen sie entweder einen komplett neuen und potenten Controller integrieren der die Umwandlung von AM5 übernimmt - oder es gibt nen neuen Sockel der nativ übergibt. Da geht nur entweder / oder.

Und beide, Intel wie AMD, haben schon jeweils aus weniger ‚guten‘ Gründen neue Sockel aufgelegt.

 

[ETI1120]

Also zwei Speicherkanäle pro Chiplettchen könnte ich mir schon vorstellen. Waren in der Vergangenheit ja so etwa zehn mm².

Wenn ich mir die alten Dieshots ansehe, dann passt das eher nicht.

Richtig. Der Unterschied ist aber, dass PCIe (bzw InfinityFabric darüber) zur Verbindung von CPUs untereinander bei AMD etabliert ist und ich mir eine Lösung vorstellen kann, die sowohl die direkte Kopplung ohne PHY als auch die off package Verbindung via PHY erlaubt. Deshalb sehe ich bei PCIe einen Sinn in eigenen Chiplets, beim DRAM aber nicht.

AMD hat für das Koppeln von IOD und CCD gedrosselte PCIe PHY verwender. Das Infinity Fabric on Chip verwendet AFAIU kein PCIe Protokoll.

Was ich vermute: Es ist eben kein PCIe PHY in den IOD, sondern einfach nur ein "Ring-Node", der per Sea of Wires mit dem nächsten Chiplet gekoppelt wird. Was dann entweder ein weiterer IOD ist, oder eben ein PCIe-PHY

Dazwischen müsste aber IMO noch ein PCIe Controller

Ein jedes dieser Mini-Chiplets wäre ein PCIe x16 Host/PHY, mehr wohl nicht, da AMD schon angekündigt hat, bei 128 Lanes pro Sockel zu bleiben. Das sollte passen.

Möglich.
Ich bin aber ein bisschen skeptisch. Aber wenn die PCIe Controler samt IF Switch auf dem IOD sind, ...

Auch ein spannender Gedanke (haben wir nicht gerätselt, was Verano sein wird?). Der sich auch gar nicht widersprechen muss. Vielleicht will AMD ja die Flexibilität im Design gewinnen, entweder Kupfer-PHYs oder optische im Chip einbauen zu können?

Aber das macht doch am meisten Spaß bei solchen News

Ich hätte schon gerne ein bisschen mehr Futter. aber es hatte auch sein Gutes, nie war ich so schnell durch eine AMD Keynote durch.

Ja. Bei Zen 4 kamen sie später, bei Zen 5 gleichzeitig, hier möglichlerweise früher, oder auch gleichzeitig - sie stehen aber derzeit definitiv mehr im Fokus

Anlässlich des Zen 5 Architecture Days gab Mike Clark ein Interview für Toms Hardware. Das hatte einige bemerkenswerte Aussagen zu den Dense Kernen.

Grundtenor: Selbst im Desktop ergeben Dense Kerne einen Sinn, weil man gar nicht das Power Budget hat um alle Kerne mit der maximalen Frequenz zu betreiben. Kerne auf eine maximale Frequenz auszulegen, die sie nie erreichen ist Unsinn, da man damit jede Menge Die-Fläche verschwendet. Die Herausforderung ist es die richtige Fmax für die dense Kerne festzulegen.

Im Desktop ist mit 16 Kernen noch alles OK, wie die Zahlen von TPU zeigen. Aber es gibt im Desktop zwei Optionen:

• Wenige Kerne: Alle mit hoher Frequenz
• Viele Kerne: Hybrid, ein paar Kerne mit hoher Frequenz, der rest mit niedriger Frequenz.

Das gilt für die Server und Mobil um so mehr.

• Deshalb bin ich nach wie vor sehr skeptisch was die Option anbelangt Medusa 1 (4P+4C) mit einem 12P CCD auf 16P+4C zu erweitern. (Die LP Cores die es abgeblich mit Zen 6 geben soll ignoriert)
  Das ergibt fürs Notebook keinen Sinn.
• Meine Vermutung: AMD setzt Zen 6 Classic nur noch für die Server SKUs ein, bei denen die Frequenzen über der von Zen 6 Dense liegen. Deshalb hat AMD auch den L3-Cache Nachteil der Dense CCD mit Zen 6 weggenommen

Nein. Man braucht den großen Sockel für die IODs, und hat halt bei diesem Packaging die Wahl entweder 8x12 oder 8x32 Cores zu verbauen. Es gibt aber keinen Grund, das 8x12 Design nicht auf den großen Sockel zu bringen. Da bleibt vielleicht mehr freie Fläche auf dem Package, aber die RAM-Kanäle und PCIe-Konnektivität braucht man auch dafür und damit alle PINs auf dem Sockel.

Es gibt zwei Konfigurationen SP7 und SP8. Einige Leute behaupten, dass SP7 nur mit Zen 6 Dense sei.

Ergänzung (6. Januar 2026)

Anschließender Gedanke, ob ein solches Re-Design überhaupt noch in AM5 passen würde, habe da aktuell so meine Zweifel.

Zen 6 bleibt auf AM5, das haben die ganzen Mainboardhersteller schon verkündet.

Wir sehen hier das Dense CCD mit 32 Kernen. Das Classic CCD sollte deutlich kleiner sein.

 

[MalWiederIch]

Also, der Plan ist doch eine richtig schnelle APU. Dann kann man das gesparte Geld für die Graka in RAM investieren

Wie kommst du drauf, dass die GPU in einer APU kostenfrei wäre? Eine APU holt man sich als idR. nicht um Geld zu sparen …

Muss keinen 12VHPWR Stecker nutzen

Bei der geringen Anzahl Betroffener?
Unterhalb der 5090 kann man die ja an einer Hand abzählen - bei der 5090 selbst vermutlich auch …
Da wird mehr Geld mit der Angst gemacht, als an Schaden entstanden ist

😎
Schön ITX und den 420er Radiator der AiO als "MORA" nutzen xD

Aber auch nur bei entsprechend deutlich weniger GPU-Leistung …

 

[Araska]

Unterhalb der 5090 kann man die ja an einer Hand abzählen - bei der 5090 selbst vermutlich auch …

Du scheinst eine Menge Finger an einer Hand zu haben...

 

[ghecko]

Das wird wohl die großen APUs verdrängen. Monolithen sind es dann nur noch im sub 8-Kern mobilen Einstieg, alles darüber wird dann wohl fetter IO-DIE mit angeflanschten CPU-Chiplet(s).
Und ob CPU oder APU entscheidet dann die Auswahl des IO-DIE.
Hoffentlich gehts gegen DDR5-8000, dann ist auch mal wieder etwas mehr Grafikleistung gesockelt abseits von verlötetem LPDDR drin.

 

[Sun_set_1]

Da geht nur entweder / oder.

Kleine Selbstkorrektur.

Tatsächlich hatte AMD das mal beim Wechsel von AM2+ auf AM3 erfolgreich umgesetzt. Theoretisch kann ein Controller der Wandeln kann, auch immer die benötigten Eingangsspannungen nativ übernehmen und einfach durchreichen. Einfachste der Welt.

Insofern war "entweder / oder" falsch und ja, AMD hat ein Beispiel dafür seinerzeit mit Am2+/ AM3 in seiner Geschichte. ABER:
Die Marktsituation war eine völlig andere und AMD musste sich damals attraktiv machen. In sowieso schon unterlegener Position noch einen MB-Wechsel zu erzwingen, musste unbedingt vermieden werden. Weshalb AMD AM3 CPUs ermöglichte auch mit der "veralteten" Standardspannung von AM2 zu arbeiten und diese intern zu wandeln. Ebenso wurde ein Dualer Memory Controller für DDR2 / DDR3 verbaut.

Das ist mit heutiger Siutation imho einfach nicht vergleichbar. AMD ist aktueller Marktführer im Gaming / Consumer Bereich, speziell was X3D+ >8 Kerne angeht. Dann die für sie "teure" Lösung mit potentem Wandler-Controller zu gehen halte ich für absolut unrealistisch. Lass mich aber natürlich sehr gerne täuschen.

Ergänzung (6. Januar 2026)

Wir sehen hier das Dense CCD mit 32 Kernen. Das Classic CCD sollte deutlich kleiner sein.

Aso ja die Single Chiplets klar, da mache ich mir keine Gedanken. Meinte schon die kommenden "Großen".
Wenn die auch die neue Technologie und doppelte interconnects haben bin ich echt gespannt ob AMD das noch zu Standard-AM5 kompatibel hält. Das ginge doch prinzipiell nur über einen potenten Wandler insofern die inneren Spannungen derart verändert sein sollten?

Ich würd mich freuen wenn sie den herstellungsseitig "teureren" Weg gehen und uns nicht neue Boards auf Auge drücken - aber ich kanns mir irgendwie nicht vorstellen.

 

[stefan92x]

AMD hat für das Koppeln von IOD und CCD gedrosselte PCIe PHY verwender. Das Infinity Fabric on Chip verwendet AFAIU kein PCIe Protokoll.

Stimmt, aber die Verbindung zwischen Sockeln schon (EDIT: Also auch da nicht das Protokoll soweit ich weiß... aber eben den kompletten physischen Layer)

Dazwischen müsste aber IMO noch ein PCIe Controller

Für mich ist bei meiner Vermutung selbst völlig unklar, ob der im IOD sein müsste, oder im PCIeD sitzen könnte - es spielt im Top Level auch erstmal keine Rolle, auf dem es heißt: Wir verbinden Chiplets per Sea of Wire, und alle Chiplets hängen irgendwie am Ringbus innerhalb des IOD.

Ich hätte schon gerne ein bisschen mehr Futter

Wer nicht

Im Desktop ist mit 16 Kernen noch alles OK, wie die Zahlen von TPU zeigen. Aber es gibt im Desktop zwei Optionen:

• Wenige Kerne: Alle mit hoher Frequenz

Was ja tatsächlich AMDs Weg ist. Wie du selbst verlinkst, ist das bei Zen 5 mit maximal 16 Kernen noch alles im Rahmen. 24 Kerne Zen 6 aus effizienterer Fertigung sollten sich dann ähnlich Verhalten können, so dass das ganze noch relativ problemlos zu rechtfertigen ist.

• Viele Kerne: Hybrid, ein paar Kerne mit hoher Frequenz, der rest mit niedriger Frequenz.

Hallo Intel, die Nova Lake mit bis zu 52 Kernen bringen wollen.

• Deshalb bin ich nach wie vor sehr skeptisch was die Option anbelangt Medusa 1 (4P+4C) mit einem 12P CCD auf 16P+4C zu erweitern. (Die LP Cores die es abgeblich mit Zen 6 geben soll ignoriert)
  Das ergibt fürs Notebook keinen Sinn.

In der Tat... da glaube ich eher noch daran, dass AMD einen 12c-CCD zusätzlich zum 12C und 32c auflegt und den verbaut, als dass wir dieses Konstrukt aus der Gerüchteküche zu Gesicht bekommen

• Meine Vermutung: AMD setzt Zen 6 Classic nur noch für die Server SKUs ein, bei denen die Frequenzen über der von Zen 6 Dense liegen.

Ist ja schon bei Zen 5 so, die takten durchgängig höher als die Zen 5c SKUs. Nur vermute ich auch, dass der Takt von Zen 6c gegenüber Zen 5c soweit steigt, dass sich die Grenze dazwischen verschiebt, so dass mehr als 96 Kerne mit Zen 6c sinnvoll sind.

Es gibt zwei Konfigurationen SP7 und SP8. Einige Leute behaupten, dass SP7 nur mit Zen 6 Dense sei.

Es gibt da viele merkwürdige Informationen, die so rumgeistern.

Was ich mir jetzt aus dem gesehenen zusammenreime, ist aber eher, dass SP7 der hier gezeigte Vollausbau ist mit 2 IODs, 8 CCDs und 16 RAM-Channeln, und SP8 dann die Sparvariante mit 1 IOD, 4 CCDs und 8 RAM-Channeln. Ja ich weiß, dass SP8 irgendwo mit 2 IODs aufgetaucht ist, aber Venice sollte auch mal 4 IODs haben und was weiß ich nicht alles...

Die Classic-Cores nur auf dem kleinen Sockel zu verbauen macht für mich aber überhaupt keinen Sinn, daran glaube ich definitiv nicht.

 

[ThePlayer]

Ich freue mich schon drauf das ganze in Tests zu sehen.
Vor allem später bei Ryzen.
Mein Verständnis von Chipdesign ist Recht Bescheiden.
Aber wenn ich das richtig verstehe wird mit diesem Design die Latenz verbessert und der Stromverbrauch deutlich gesenkt.
Das wird dann auch auf UDNA übertragbar sein? Somit würde man einige der bisherigen Hürden, die wir seit RDNA3 haben. Eliminieren oder zumindest stark abschwächen, oder?

 

[ETI1120]

Von was für Dimensionen geht ihr denn überhaupt so bzgl. eines der IO-Tiles aus? Ist ja auch mal eine spannende Frage.

Wenn das Package nicht von der Seite fotografiert wäre und die Dimensionen des SP7 Packages bekannt wären, dann wäre es eine kleinigkeit.

So kann man nur sehr grob schätzen.

Dennoch bringen die Aussparungen durch den cleveren AM5-Heatspreader potentiell noch mehr Fläche. Also, nochmals ganz klar:

Die Aussparungen kosten Fläche. Sie wurden notwendig weil bei AM5 unten nur noch Pins sind.

Wir wissen gar nicht wie groß der cIOD sein wird und was er alles drin hat. Was klar ist, dass der Abstand zwischen den Chiplets nicht mehr erforderlich ist.

Ich denke die Größe der Zen 6 CCDs wird sich nicht dramatisch ändern.

 

[stefan92x]

Das wird dann auch auf UDNA übertragbar sein? Somit würde man einige der bisherigen Hürden, die wir seit RDNA3 haben. Eliminieren oder zumindest stark abschwächen, oder?

Nein. GPUs wurden nie mit so verteilten Chiplets gebauts wie CPUs. Es ist eher so, dass das was wir hier jetzt für CPUs sehen ungefähr dem Packaging von RDNA3 (was ja auch Chiplets hatte, zumindest bei den großen Versionen) entspricht.

 

[Volker]

@Volker



Also ich sehe dort acht HBM4-Chips pro Seite, nicht sechs.

Nein, das sind aber sechs. Der Abstand am jeweiligen Ende sieht nur so aus als wären es mehr, weil der genau so groß ist wie ein stack. Das ist aber blanker Space.

 

[foofoobar]

Das ist mit heutiger Siutation imho einfach nicht vergleichbar. AMD ist aktueller Marktführer im Gaming / Consumer Bereich, speziell was X3D+ >8 Kerne angeht. Dann die für sie "teure" Lösung mit potentem Wandler-Controller zu gehen halte ich für absolut unrealistisch. Lass mich aber natürlich sehr gerne täuschen.

Bereits Zen1 hatte LDOs auf dem Die:

Each of the Zen cores has its own local low drop-out regulator that takes the RVDD as input, forming its own voltage domains.

https://fuse.wikichip.org/news/1177/amds-zen-cpu-complex-cache-and-smu/

 

[stefan92x]

@Volker gerade gelesen, dass du noch Termine mit AMD hast... ob du wohl rauskriegen kannst, was diese Mini-Chiplets hier sind?

 

[ETI1120]

Stimmt, aber die Verbindung zwischen Sockeln schon

AMD verwendet PCIe PHY, was nicht bedeutet dass AMD den Infinity Fabric als PCIe Bus betreibt. Bei AMD heißt es IFoP Infinity Fabric over Package. Die neue Verbindung hei0t Infinity Fabric Advanced Packaging

Für mich ist bei meiner Vermutung selbst völlig unklar, ob der im IOD sein müsste, oder im PCIeD sitzen könnte - es spielt im Top Level auch erstmal keine Rolle, auf dem es heißt: Wir verbinden Chiplets per Sea of Wire, und alle Chiplets hängen irgendwie am Ringbus innerhalb des IOD.

Der Punkt ist Schaltungen brauchen Fläche, für die PHY könnten die Chiplet reichen dass auch die Controller reinpassen, ...

Lassen wir uns überraschen was das ist.
Punkt ist, dass wenn ich unrecht habe und es tatsächlich Memory PHY sind, die ganzen Spekulationen zu den Medusa SKUs mit RDNA 5 neu durchdacht werden müssen.

Was ja tatsächlich AMDs Weg ist. Wie du selbst verlinkst, ist das bei Zen 5 mit maximal 16 Kernen noch alles im Rahmen. 24 Kerne Zen 6 aus effizienterer Fertigung sollten sich dann ähnlich Verhalten können, so dass das ganze noch relativ problemlos zu rechtfertigen ist.

Das ganze verändert sich aber auch wenn die Frequenzen steigen.

Hallo Intel, die Nova Lake mit bis zu 52 Kernen bringen wollen.

AMD wird darauf reagieren müssen.

In der Tat... da glaube ich eher noch daran, dass AMD einen 12c-CCD zusätzlich zum 12C und 32c auflegt und den verbaut, als dass wir dieses Konstrukt aus der Gerüchteküche zu Gesicht bekommen

oder einen 4P+8C

Der würde zu einigen anderen

Ist ja schon bei Zen 5 so, die takten durchgängig höher als die Zen 5c SKUs. Nur vermute ich auch, dass der Takt von Zen 6c gegenüber Zen 5c soweit steigt, dass sich die Grenze dazwischen verschiebt, so dass mehr als 96 Kerne mit Zen 6c sinnvoll sind.

Wenn die Zen 6 über die 4 GHz springen, ...

Es gibt da viele merkwürdige Informationen, die so rumgeistern.

https://pics.computerbase.de/1/1/8/0/0/5-261891101ff81251/2-312.5076dd1f.jpg
https://pics.computerbase.de/1/1/8/0/0/5-261891101ff81251/1-312.dc9e877a.jpg

Die Sagen, dass wir bei SP8 weniger Speicherkanäle aber mehr PCIe Lanes hat.

Was ich mir jetzt aus dem gesehenen zusammenreime, ist aber eher, dass SP7 der hier gezeigte Vollausbau ist mit 2 IODs, 8 CCDs und 16 RAM-Channeln, und SP8 dann die Sparvariante mit 1 IOD, 4 CCDs und 8 RAM-Channeln. Ja ich weiß, dass SP8 irgendwo mit 2 IODs aufgetaucht ist, aber Venice sollte auch mal 4 IODs haben und was weiß ich nicht alles...

Gen	Classic max Cores	Dense max Cores	Verhältnis
Zen 4	96	128	3:4
Zen 5	128	192	2:3
Zen 6	96	256	3:8

Dass sich bei Zen 6 etwas massiv verschiebt ist offensichtlich.

So wie ich es verstehe sind die 256 Core Venice für Helios.

Introducing Next-Generation AMD AI Rack Infrastructure: “Helios”​

The future of AI demands more integration, more compute, and seamless capabilities that blend compute engines, software and more. And we are doing that with, “Helios.”

We are aligning our silicon, software, and systems expertise to deliver a fully integrated AI rack platform that is engineered with scale-up and scale out capabilities to deliver leadership performance in both large-scale training and distributed inference. This is more than a next-generation upgrade, “Helios” redefines what is possible at the rack level.

“Helios” is a reference design built to deliver the compute density, memory bandwidth, performance and scale out bandwidth needed for the most demanding AI workloads, in a ready-to-deploy solution that accelerates time to market. From training the next wave of frontier models, to running distributed inference at scale and fine-tuning enterprise models on proprietary business data, “Helios” is designed to do it all - with openness, efficiency and unmatched flexibility.

This solution integrates a powerful combination of the next generation of AMD technology including:

• Next-Gen AMD Instinct MI400 Series GPUs. Expected to offer up to 432 GB of HBM4 memory, 40 petaflops of MXFP4 performance and 300 gigabytes per second of scale-out bandwidth3. These GPUs will bring rack-scale AI performance leadership for training massive models and running distributed inference at scale.
• Open Scale-Up with UALink™. With the “Helios” reference design, performance scales effortlessly across 72 GPUs—thanks to UALink. The UALink standard is an open standard that will enable customer choice and interoperability in scale up fabrics. In “Helios,” we use UAL in several ways, to interconnect the GPUs and scale-out NICs, and, tunneled over ethernet, to interconnect the GPUs. This connects every GPU in the rack, enabling them to communicate as one unified system—delivering breakthrough performance at rack scale.
• 6th Gen AMD EPYC "Venice" CPU. Powered by the groundbreaking "Zen 6" architecture, the CPUs are expected to offer up to 256 cores up to 1.7X the performance4 and 1.6 TBs of memory bandwidth5 to help sustain maximum performance across the entire “Helios” rack.
• AMD Pensando "Vulcano" AI NICs. The next-generation NIC for AI scale out is UEC 1.0 compliant and supports both PCIe® and UALink interfaces for direct connectivity to CPUs and GPUs. It will also support 800G network throughput and an expected 8x the scale-out bandwidth per GPU3 compared to the previous generation. “Vulcano” is crucial for enabling rapid and seamless data transfer within high-density clusters, effectively eliminating communication bottlenecks for large-scale AI deployments.

Die Classic-Cores nur auf dem kleinen Sockel zu verbauen macht für mich aber überhaupt keinen Sinn, daran glaube ich definitiv nicht.

Wieso sollte man so kleine CPUs in ein so großes Package packen?

 

[Matthiazy]

Gibt es nun eine offizielle Bestätigung, dass Olympia Ridge Zen 6 Desktop-CPUs für AM5 erscheinen werden?
Mir ist es nicht klar wie AMD das lösen will mit Zen 7 wenn es 2027/2028 erscheint, aber frühestens mit neuen DDR6-SDRAM 2029 bis 2031 gerechnet wird?
Wer weiß ob sowas für Zen 6 und Zen 7 wie AM5+ kommt da eigentlich es anfangs hieß Support nur bis 2025 für AM5?

 

[Moritz Velten]

Extrem gespannt darauf, welche CPU denn die ultimative neue Gaming-CPU sein wird. Ein 10800X und später gefolgt vom 10800X3D?

Davon würde ich ausgehen, ja

 

[Matthias B. V.]

Der Moment, in dem sie es schaffen würden, den L3 ohne signifikanten Latenzverlust komplett als V-Cache zu realisieren, wäre definitiv ein großer. Ich glaube da in nächster Zeit noch nicht dran. Eher kommt es, wie gesagt, erst mal zu einem Aufbau eines L4-Caches als H-Cache. Vielleicht hat der wiederum zusätzliche V-Cache-Ebenen, aber eben als H-Cache neben den CCDs.

Wenn ein Teil des frei gewordenen Platzes L3 als L2 genutzt wird wäre eine leicht höhere Latenz bei L3 auszugleichen.

Zudem das Problem ja ausreichend adressiert scheint sonst könnte man kein L3 3D Cache nutzen.

L4 halte ich wieder für fraglich. Außer er wäre dann massiv aber dazu müssten wir ja dann Richtung 512 MB oder in den GB Bereich gehen…

Was ist spannend finde wären Informationen zu Intel Adamantine um das es mittlerweile recht ruhig ist. Hier wäre die Spekulation für 3D L3 Cache oder eben L4 Cache möglich.

 

[ETI1120]

Aber wenn ich das richtig verstehe wird mit diesem Design die Latenz verbessert und der Stromverbrauch deutlich gesenkt.

Was die gemessenen Latenzwerte Werte anbelangt, sind diese bei Strix Halo nicht besser als beim 9950X.

Das wird dann auch auf UDNA übertragbar sein?

Es wird kein UDNA geben. Es geht mit CDNA und RDNA weiter wie bisher.

Selbst wenn beide wie von Jack Huynh angekündigt wurde dasselbe Programmiermodell haben, unterscheiden sich RDNA und CDNA in der Gewichtung der Matrixkerne. Außerdem benötigt CDNA nicht die

 

[Gaming-Opa]

Zwei große IO-Dies in der Mitte des Prozessors werden im Beispiel nun von insgesamt acht CCDs flankiert. Die IOD-Dies wiederum

Also wenn IOD die Abkürzung von Input-Output-Die ist, dann ist doch IOD-Dies doppelt-gemoppelt, oder?