News Epyc „Venice“ delidded: Nackte Zen-6-CPU dürfte auch die Zukunft von Ryzen zeigen

[ETI1120]

Also meiner Meinung nach könnten das entweder die Memory-Controller oder PCIe-PHYs (oder auch beides kombiniert) sein, da diese nicht wirklich gut mit der Fertigung skalieren.

War auch mein erster Gedanke.
Mein zweiter, diese Chiplets sind sehr klein. Meine Schätzung sind 10 bis 15 mm² (Höhe Substrat 1302 Pixel, Höhe Chiplet 56 Pixel Breite 26 Pixel, Was sind die Maße von SP7, wenn 118 mm² für die Höhe stimmen sollten, dann kommen wir irgendwo bei 10 bis 15 mm² raus)

Grundsätzlich ist die Idee von Chiplets, je IP in dem für sie passenden Prozess zu implementieren und diese Chiplets dann zu einem Chip zu integrieren. In diesem Sinn würde es sinn ergeben die

Memory PHY paqssen definitiv nicht, wenn ich mir annotierte Die Shots anschauen.

PCIe PHY kann ich nicht ausschließen, bin aber skeptisch.

Zwei weitere, eher exotische und unwahrscheinliche Möglichkeit wären Silicon-Photonics-Dies oder zusätzliche L4-Cache-Dies (die aber wie X3D auch eigentlich unter den IODs gestacked werden könnten).

Wie viel L4 Cache soll das geben? Und die eigentliche Frage, wozu? AMD hat bei Turin die X3D Lösung nicht umgesetzt, wieso sollte dann AMD eine L4 Lösung machen?

Silicon-Photonics-Dies sind es IMO nicht, aber es könnten platzhalter für diese sein.

 

[CDLABSRadonP...]

Mal was anderes: Das ist das erste Mal, dass AMD die Dense Cores zuerst zeigt, oder?

Die Gerüchteküche besagt ja eh schon lange, dass Venice bei 96 ZEN6 Kernen aufhört, da auf dem großen Sockel nur ZEN6c verbaut wird.

Das was Lisa Su heute gezeigt hat ist definitiv der große Sockel und bei 8 Chiplets wären das ja nur 96 ZEN6 Kerne. Das ist für die Menge an Silizium viel zu wenig, also müssen das definitiv die CCDs mit 32 ZEN6c Kernen sein.

Ja. Bei Zen 4 kamen sie später, bei Zen 5 gleichzeitig, hier möglichlerweise früher, oder auch gleichzeitig - sie stehen aber derzeit definitiv mehr im Fokus

Es ist auch ganz klar, warum sie mehr im Fokus stehen: Die AI-Server brauchen die CPUs als Beiwerk, sie sollen wenig stören, die Kerne sollen wenig fressen und trotzdem gut laufen. Je mehr (an Speicherkanälen, an PCIe, an Kernen, ...) in einen Sockel passt, desto besser.
Prinzipiell wäre allerdings übrigens auch denkbar, dass erst bei 192 Zen6-Kernen Schluss sein wird. Wie das? Na, wenn eines der 32-Kern-Zen6C-Chiplets mit zwei Verbindungen auf einen Schlag angebunden wäre und ein 12-Kern-Zen6-Chiplet nur eine nutzen würde.

Glaube auch eher dass man bis L2 in die Compute Unit packt und L3 in ein extra Layer auf einer älteren Node.

Ggf wird L2 noch deutlich größer…

Der Moment, in dem sie es schaffen würden, den L3 ohne signifikanten Latenzverlust komplett als V-Cache zu realisieren, wäre definitiv ein großer. Ich glaube da in nächster Zeit noch nicht dran. Eher kommt es, wie gesagt, erst mal zu einem Aufbau eines L4-Caches als H-Cache. Vielleicht hat der wiederum zusätzliche V-Cache-Ebenen, aber eben als H-Cache neben den CCDs.

BTW: @Volker @Jan
Was haltet ihr vom Aufbau einer DIE-Shot-Datenbank? Ich versuche gerade krampfhaft einen vom IO-DIE von EPYC Genoa / Threadripper Storm Peak bzw. EPYC Turin / Threadripper Storm Peak zu finden, weil ich meine mich zu erinnern, dass in dem auch schon Cache drinnen liegt. (der aber bloß die Speichercontroller puffert und nicht als L4 nach außen geführt wird)
Klar, man kann auch privat eine Linkliste pflegen, aber das ist halt Verschwendung, wenn es auch als Redaktions-Community-Projekt laufen könnte.

 

[heroesgaming]

Ich war generell überrascht, wie lange man das Namensschema im Ryzen Desktop jetzt ohne größere Ausreißer durchezogen hat, normalerweise ist AMDs Tendenz ja, die Namen alle paar Jahre entweder komplett über den Haufen zu werfen oder mindestens so anpassen, dass es undurchsichtig wird^^

Wird wohl damit zusammenhängen, dass Ryzen eine sehr erfolgreiche Marke und der Name daher ziemlich positiv besetzt ist. Die Radeon-Palette krempelt man wohl auch deshalb so häufig um, weil hier auch qualitäts- und performancetechnisch jede Konsistenz fehlt und Transparenz dem Kunden gegenüber daher weniger profitabel ist

 

[bensen]

Hat Intel mittlerweile einen brauchbaren Interconnect bzw. Fabric?
Oder gammelt Intel immer noch mit Ringbus durch die Gegend?

Intel hat den Ringbus im Enterprise-Bereich vor 6 Jahren begraben.
Und der Ringbus ist so gammelig, dass auch AMD ihn innerhalb eines Die einsetzt.

Und das Advanced Packaging was AMD dieses Jahr einsetzt, hat Intel vor knapp drei Jahren eingeführt.

 

[ETI1120]

Ich war generell überrascht, wie lange man das Namensschema im Ryzen Desktop jetzt ohne größere Ausreißer durchezogen hat, normalerweise ist AMDs Tendenz ja, die Namen alle paar Jahre entweder komplett über den Haufen zu werfen oder mindestens so anpassen, dass es undurchsichtig wird^^

AMD war mit Ryzen im Desktop erfolgreich, wieso hätte AMD das Namensschema ändern sollen?

Bei Mobile hat sich AMD erst vom Shitstorm wg. Mendocino kirre machen lassen, und hat dann beschlossen Intel zu folgen.

 

[Jan]

Klar, man kann auch privat eine Linkliste pflegen, aber das ist halt Verschwendung, wenn es auch als Redaktions-Community-Projekt laufen könnte.

Schreib' mir mal eine PM.

 

[bensen]

Aber eben nicht über verschiedene Dies.

Intel auch nicht.

 

[AndrewPoison]

Ihr könnt euch den Beitrag schon mal für das nächste Weihnachtsgewinnspiel vormerken, wenn es wieder um Anzahl an Chips pro Package etc geht

 

[stefan92x]

Es ist auch ganz klar, warum sie mehr im Fokus stehen: Die AI-Server brauchen die CPUs als Beiwerk, sie sollen wenig stören, die Kerne sollen wenig fressen und trotzdem gut laufen. Je mehr (an Speicherkanälen, an PCIe, an Kernen, ...) in einen Sockel passt, desto besser.

Witzigerweise würde ich aber vermuten, dass gerade die AI-Server Venice Classic bekommen müssten (weshalb ich auch immer noch glaube, dass beides gleichzeitig erscheinen wird, wie bei Turin auch schon). Denn aktuell preisen sowohl AMD als auch Intel ihre hochtaktenden 64-Kerner als ideale Lösung für AI-Server an. Und wenn man sich Benchmarks anschaut, die sowas wie "time to first token" messen, dann sieht man auch, dass das absolut sinnvoll ist. Denn davon hängt ab, wie responsiv ein AI-Agent z.B. sein kann.

Die Dense-CPUs sind nach wie vor eher für Virtualisierung und "standalone" geeignet, nicht unbedingt als Hosts für Beschleuniger. Und ich sehe nicht, wieso das bei Zen 6 anders sein sollte. Ich sehe in Helios am ehesten den 96-Kerner verbaut, keine Dense-Variante. Es sei denn, AMD überrascht massiv mit dem Takt für Zen 6 Dense.

 

[CDLABSRadonP...]

Wird wohl damit zusammenhängen, dass Ryzen eine sehr erfolgreiche Marke und der Name daher ziemlich positiv besetzt ist.

Ich verstehe die Denkweise, aber bei Athlon 64 haben sie damals auch Schindluder sondergleichen getrieben. Klar, ist auch lange her. Daher was aktuelleres:
Bei den mobilen Ryzen haben sie auch alles immer wieder auf den Kopf gestellt, obwohl die positiv besetzt waren.

Die Radeon-Palette krempelt man wohl auch deshalb so häufig um, weil hier auch qualitäts- und performancetechnisch jede Konsistenz fehlt und Transparenz dem Kunden gegenüber daher weniger profitabel ist

Das ist leider ziemlich zutreffend. Zumindest haben sie mit RDNA4 verstanden, dass Transparenz keine schlechte Idee ist, wenn man dann mal ausnahmsweise konkurrenzfähig ist.

 

[stefan92x]

Prinzipiell wäre allerdings übrigens auch denkbar, dass erst bei 192 Zen6-Kernen Schluss sein wird. Wie das? Na, wenn eines der 32-Kern-Zen6C-Chiplets mit zwei Verbindungen auf einen Schlag angebunden wäre und ein 12-Kern-Zen6-Chiplet nur eine nutzen würde.

Interessante Idee. Würde aber extrem schmale Chiplets bedeuten. Das fühlt sich... merkwürdig an. Und ich bezweifle, dass das dann auf AM5 überhaupt passen würde.

 

[heroesgaming]

Ich verstehe die Denkweise, aber bei Athlon 64 haben sie damals auch Schindluder sondergleichen getrieben. Klar, ist auch lange her.

Ich weiß nicht genau, welches Schindluder du meinst. Den Wechsel von 939 auf AM2? Oder die höhertaktenden K8-CPUs nach Release des Core 2 Duo? Etwas anderes, was ich nicht auf dem Schirm habe? Da müsstest du mir auf die Sprünge helfen

Daher was aktuelleres:
Bei den mobilen Ryzen haben sie auch alles immer wieder auf den Kopf gestellt, obwohl die positiv besetzt waren.

Fair enough, das stimmt natürlich. Vllt hat es hier mit dem je nach Generation begrenzten Erfolg mit Blick auf Design-Wins und Marktanteil zu tun? Nur Zen 3 schien das Ruder dort ja zeitweise mal komplett herumzureißen, weil Intel schwach war.

Das ist leider ziemlich zutreffend. Zumindest haben sie mit RDNA4 verstanden, dass Transparenz keine schlechte Idee ist, wenn man dann mal ausnahmsweise konkurrenzfähig ist.

Ja ... und doch steht mit der nächsten Generation fast zwangsläufig wieder ein Wechsel des Namensschemas an. Man darf gespannt sein

 

[CDLABSRadonP...]

Interessante Idee. Würde aber extrem schmale Chiplets bedeuten. Das fühlt sich... merkwürdig an.

Definitiv. Aber es fühlt sich mMn. auch heute noch merkwürdig an, dass die IO-DIEs groß und die CCDs klein sind, auch wenn wir jetzt jahrelang uns dran gewöhnen konnten.

Und ich bezweifle, dass das dann auf AM5 überhaupt passen würde.

Der gesamte Zwischenraum ist weg; da passt viel rein. Hier sieht man z.B. einen 178mm² Phönix / Hawk Point samt aller MLCCs...
https://www.computerbase.de/forum/t...-amd-ryzen-8400f-auf-5-1ghz-all-core.2240072/
...wenn man die großzügig rausschmeißt, was ja das Designprinzip von Raphael und GraniteRidge ist, dann liegt man über den Daumen gepeilt bei etwa 600mm² oder so?

 

[ZFS]

@ZFS ich nehme also alles zurück und behaupte das Gegenteil

Der Wert eines Dialogs hängt vor allem von der Vielfalt der konkurrierenden Meinungen ab.

 

[Sun_set_1]

War auch mein erster Gedanke.
Mein zweiter, diese Chiplets sind sehr klein. Meine Schätzung sind 10 bis 15 mm² (Höhe Substrat 1302 Pixel, Höhe Chiplet 56 Pixel Breite 26 Pixel, Was sind die Maße von SP7, wenn 118 mm² für die Höhe stimmen sollten, dann kommen wir irgendwo bei 10 bis 15 mm² raus)

Grundsätzlich ist die Idee von Chiplets, je IP in dem für sie passenden Prozess zu implementieren und diese Chiplets dann zu einem Chip zu integrieren. In diesem Sinn würde es sinn ergeben die

Memory PHY paqssen definitiv nicht, wenn ich mir annotierte Die Shots anschauen.

PCIe PHY kann ich nicht ausschließen, bin aber skeptisch.


Wie viel L4 Cache soll das geben? Und die eigentliche Frage, wozu? AMD hat bei Turin die X3D Lösung nicht umgesetzt, wieso sollte dann AMD eine L4 Lösung machen?

Silicon-Photonics-Dies sind es IMO nicht, aber es könnten platzhalter für diese sein.

Anschließender Gedanke, ob ein solches Re-Design überhaupt noch in AM5 passen würde, habe da aktuell so meine Zweifel.

Aber eine neue Plattform mit dann wieder DDR5? Man müsste quasi CPU+BOARD im Bundle kaufen müssen, ohne wirkliches Upgrade hinsichtlich DDR und PCIE (5).

Klar, bisschen mehr Lanes beim letzteren aber who cares? Theoretisch war der 10000er als Upgrade zum bestehenden 7800X3D fest eingeplant. Wird aber nicht passieren, wenn ich neben 500€ für die CPU nochmal 300€ fürn Board hinlegen muss, obgleich das Alte hinsichtlich Funktion und Funktionsumfang noch komplett aktuell ist.

 

[stefan92x]

Der gesamte Zwischenraum ist weg; da passt viel rein. Hier sieht man z.B. einen 178mm² Phönix / Hawk Point samt aller MLCCs...

Aber ziemlich sicher nicht genug. Hier mal ein Bild von Ryzen 9000 mit IOD/CCD (was ja eher die Grundlage ist: https://www.servethehome.com/wp-content/uploads/2024/07/AMD-Ryzen-9-9950X-Delidded-Cores-Exposed.jpg

Die CCD haben ca 7x11mm. Ausgehend von deiner Idee müsste das 12C-CCD stattdessen irgendwo bei 20x5mm (ganz grob die Größenordnung). Da ist nicht genug Luft auf dem Package, um CCDs von dreifacher Höhe zu verbauen, selbst dann nicht wenn man den IOD schmaler (und damit schlechter) konstruiert. 10x10mm hingegen würde einfach diese Lücken füllen.

 

[tdbr]

Einmal einen Dual Epyc Server mit vollausbau (RAM, GPUs) zum rumspielen bitte.
Man darf ja noch träumen dürfen.

 

[CDLABSRadonP...]

Aber ziemlich sicher nicht genug. Hier mal ein Bild von Ryzen 9000 mit IOD/CCD (was ja eher die Grundlage ist: https://www.servethehome.com/wp-content/uploads/2024/07/AMD-Ryzen-9-9950X-Delidded-Cores-Exposed.jpg

Hier bekommst du das aus der Vogelperspektive:
https://nemez.net/die/CPU/Zen_5/GNR_Package_Annotated.webp
(Dank an @ETI1120 für die Empfehlung der Seite)

Die CCD haben ca 7x11mm. Ausgehend von deiner Idee müsste das 12C-CCD stattdessen irgendwo bei 20x5mm (ganz grob die Größenordnung). Da ist nicht genug Luft auf dem Package, um CCDs von dreifacher Höhe zu verbauen, selbst dann nicht wenn man den IOD schmaler (und damit schlechter) konstruiert. 10x10mm hingegen würde einfach diese Lücken füllen.

Aber: Ich gehe mit ziemlicher Sicherheit davon aus, dass die MLCCs bislang einfach nah an die Chiplets gepackt wurden und das alles war. Bei Vermeer wurde das noch anders gehandhabt, da befanden sie sich insgesamt schlicht am Packagerand (halt eher so wie bei Phoenix / HawkPoint und da hätte stets ein quadratisches Konstrukt draufgepasst. Dennoch bringen die Aussparungen durch den cleveren AM5-Heatspreader potentiell noch mehr Fläche. Also, nochmals ganz klar:

Ja, ich bin überzeugt davon, dass der gesamte annähernd quadratische Platz zur Verfügung stehen wird. Wird er genutzt werden? Keine Ahnung. Aber Platz ist vorhanden.

 

[stefan92x]

Keine Ahnung. Aber Platz ist vorhanden.

Ich glaub halt, es wäre trotzdem verdammt knapp, ob das passt

Werden wir wohl noch ein bisschen warten müssen, bis mal ein Bild von Zen 6 Classic rumgeht, bis wir das sicher wissen. Auch sonst klangen Gerüchte eher nach 96 Kernen, aber andererseits hab ich auch noch kein Gerücht gesehen, was die hier abgebildeten Mini-Chiplets erwähnt, über die wir hier auch schon spekuliert haben. Also wer weiß, was für Überraschungen da noch kommen werden...

 

[scooter010]

@Volker

Leicht erkennbar sind die jeweils sechs HBM4-Chips an der Außenseite, in der Mitte sitzen die ebenfalls direkt miteinander verbundenen GPU-Chiplets.

Also ich sehe dort acht HBM4-Chips pro Seite, nicht sechs.