News Epyc „Venice“ delidded: Nackte Zen-6-CPU dürfte auch die Zukunft von Ryzen zeigen

Matthiazy schrieb:
Gibt es nun eine offizielle Bestätigung, dass Olympia Ridge Zen 6 Desktop-CPUs für AM5 erscheinen werden?
Das haben doch die Boardpartner schon längst erzählt.

Ihre neuen Boards funktionieren mit den neuen AMD CPUs. Das ist wohl nicht Gorgon Point sondern Zen 6 gemeint.

Matthiazy schrieb:
Mir ist es nicht klar wie AMD das lösen will mit Zen 7 wenn es 2027/2028 erscheint, aber frühestens mit neuen DDR6-SDRAM 2029 bis 2031 gerechnet wird?
Indem Zen 7 auf AM5 kommt.

Was nicht heißt dass keine neuen Boards kommen, die mehr Feartures als die bisherigen Boards haben. Aber es hat ja auch keinen gestört den 5800X3D in Uraltboards mit PCIe 2 Lanes zu stecken.

Will sagen es könnte Boards geben,
  • die USB4 Ports vom SoC tatsächlich als USB4 durchreichen und nicht auf USB 3.2 herunterbremsen.
  • die den "Chipsatz" mit 4 Lanes PCIe 5.0 anbinden. Das wäre die doppelte bisherige Bandbreite und würde es ermöglichen mehr PCIe 4.0 anzubinden ohne den Flaschenhals "Chipset" zu vergrößern.
Es gibt übrigens eine Bastellösung mit Promontory 21, die in jedem PCIe 4.0 x 4 Steckplatz funktioniert. Promontory 21 ist also überhaupt kein Chipsatz, sondern ein PCIe Device das 4 Lanes auf viele Ports aufsplittet.

Matthiazy schrieb:
Wer weiß ob sowas für Zen 6 und Zen 7 wie AM5+ kommt da eigentlich es anfangs hieß Support nur bis 2025 für AM5?
2024 hat AMD verkündert, das AM5 bis 2027+ reicht. Schauen wir Mal was AMD bei der Vorstellung von Desktop Zen 6 erzählt.

AM5+ ist ein Gespenst das hier durchs Forum kreist. Dazu müsste AMD erst Mal im Sockel Platz für neue Pins finden.
 
ETI1120 schrieb:
Es wird kein UDNA geben. Es geht mit CDNA und RDNA weiter wie bisher.
OK gibt es da etwa neue Informationen dazu? Mein Stand ist noch von Frühjahr/Sommer 25.
 
ETI1120 schrieb:
Der Punkt ist Schaltungen brauchen Fläche, für die PHY könnten die Chiplet reichen dass auch die Controller reinpassen, ...
Man kann die Größe ja nur grob schätzen, aber wenn ich mir z.B. den Strix Halo Die anschaue, könnte das passen. Ist aber knapp.
ETI1120 schrieb:
AMD wird darauf reagieren müssen.
Müssen sie? Oder ist Zen 6 schon gut genug, so wie von AMD geplant?
ETI1120 schrieb:
Auch denkbar.
ETI1120 schrieb:
Wenn die Zen 6 über die 4 GHz springen, ...
So 4,2 GHz dürften schon reichen für Zen 6c.
ETI1120 schrieb:
Genau daran dachte ich auch. Das ist und bleibt merkwürdig.
ETI1120 schrieb:
"Up to" kann alles mögliche heißen.
ETI1120 schrieb:
Wieso sollte man so kleine CPUs in ein so großes Package packen?
Weil die IO-Pins die Größe des Sockels bestimmen, nicht die Größe des Chips.
 
Sun_set_1 schrieb:
Aso ja die Single Chiplets klar, da mache ich mir keine Gedanken. Meinte schon die kommenden "Großen".
Wenn die auch die neue Technologie und doppelte interconnects haben bin ich echt gespannt ob AMD das noch zu Standard-AM5 kompatibel hält.
Es hat doch bisher auch keine Rolle gespielt ob monolithische Chips oder Chiplets verbaut wurden. Also spielt es keine Rolle wenn AMD die Bump Size reduziert und die ersten 3 Ebenen als Fanout ausführt. Alle Signale vom IOD zum Sockel werden halt durch 3 Ebenen von Fanout geführt. Das ist der ganze Unterschied.

AMD hat bei EPYC die Anzahl der Speicherkanäle erhöht, bei Ryzen wird sich nichts ändern.

Sun_set_1 schrieb:
Das ginge doch prinzipiell nur über einen potenten Wandler insofern die inneren Spannungen derart verändert sein sollten?
Was soll sich an den Spannungen ändern?
Sun_set_1 schrieb:
Ich würd mich freuen wenn sie den herstellungsseitig "teureren" Weg gehen und uns nicht neue Boards auf Auge drücken - aber ich kanns mir irgendwie nicht vorstellen.
Was niemand sagt ist, dass die alten Boards dieselben Features wie die neuen Boards haben.
Das hat bei den X370/X470 Boards auch niemand gestört.
Ergänzung ()

ThePlayer schrieb:
OK gibt es da etwa neue Informationen dazu? Mein Stand ist noch von Frühjahr/Sommer 25.
MI400 ist CDNA5.
MI500 ist CDNA6, das hat AMD heute so auf einer Folie gezeigt.
1767720189786.png


Zu RDNA5 werden wir 2026 nicht so viel hören, da es ein 2027 Produkt ist.

Aber inzwischen sind sich die Keaks einig, dass es RDNA5 heißen wird. Natürlich kann sich das AMD Marketing immer etwas einfallen lassen, ...

Aber wieso sollte AMD bei CDNA mit CDNA 5 und 6 weitermachen und RDNA beerdigen?
 
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RaptorTP schrieb:
Also, der Plan ist doch eine richtig schnelle APU.
Seit wie vielen Jahren wartet man darauf? Seit Kaveri habe ich nichts Gescheites gesehen. Selbst Kaveri wurde nicht wirklich gefeiert.

Verstehe mich nicht falsch, ich wünsche mir auch eine APU mit viel Leistung (am besten eine Kombi aus Ryzen 5 7500F sowie einer RX 7700XT), aber ich bezweifle es.
 
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ETI1120 schrieb:
Zu RDNA5 werden wir 2026 nicht so viel hören, da es ein 2027 Produkt ist.
Danke für die Info. War da nicht so auf dem Laufenden.
Ja das mit RDNA5 erst in 2027 habe ich auch gelesen. Dachte RDNA5 kommt schon 2026. Ich denke da Nvidia sich jetzt Zeit lassen wird. Tut es AMD auch. KI macht ja die größere Marge. Und bei den Preisen fallen die viel höheren Kosten für VRAM nicht so ins Gewicht. Wie bei uns Konsumenten. Wenn die Karte plötzlich wegen dem RAM 200-400 Euro teurer wird.
Dann müssen wir wohl oder übel den KI Boom aussitzen.
 
stefan92x schrieb:
Man kann die Größe ja nur grob schätzen, aber wenn ich mir z.B. den Strix Halo Die anschaue, könnte das passen. Ist aber knapp.
Wir werden ja mitbekommen was es ist.

Auf alle Fälle gibt es nach dieser Präsentation mehr Fragen als zuvor.

stefan92x schrieb:
Müssen sie? Oder ist Zen 6 schon gut genug, so wie von AMD geplant?
Große Zahlen, muss man kontern. Wie es AMD versucht werden wir sehen.

Es tun einige "Leaker" so, als wäre beim AMD Line up alles bekannt.
Lassen wir uns mal überraschen.

stefan92x schrieb:
So 4,2 GHz dürften schon reichen für Zen 6c.

Genau daran dachte ich auch. Das ist und bleibt merkwürdig.
Ich kenne mich bei Servern zu wenig aus, um dies merkwürdig zu finden. Es sind für mich einfach zwei Serverplattformen
  • eine für die dicken Eisen mit großer Speicherbandbreite für 256 Kerne
  • eine für kleinere Server mit geringerer Speicherbandbreite für 96 Kerne die zusätzlich mehr IO hat.
Die Frage ist auch was AMD bei Threadripper macht. Die kleine Plattform wäre ja fast so wie der aktuelle Threadripper Pro.

stefan92x schrieb:
"Up to" kann alles mögliche heißen.
Aber warum sollte AMD bei Helios von "up to" 256 Kernen reden, wenn diese für Helios gar nicht geplant sind?
Erwartungen zu wecken, die nicht erfüllt werden, ...
stefan92x schrieb:
Weil die IO-Pins die Größe des Sockels bestimmen, nicht die Größe des Chips.
Weniger Kerne benötigen weniger Memory Bandbreite, IMO passt es zusammen.
 
ETI1120 schrieb:
  • eine für kleinere Server mit geringerer Speicherbandbreite für 96 Kerne die zusätzlich mehr IO hat.
Eben das macht aber nicht unbedingt Sinn. Wenn man viele Beschleuniger anbinden kann, dann müssen auch die mit Daten gefüttert werden, und gerade dafür braucht man dann auch wieder Speicherbandbreite.
ETI1120 schrieb:
Aber warum sollte AMD bei Helios von "up to" 256 Kernen reden, wenn diese für Helios gar nicht geplant sind?
Ich habe nicht gesagt, dass ich nicht mit 256 Kernen in Helios rechne. Aber ich halte es für möglich, dass unterschiedliche Bestückungen für unterschiedliche Einsatzzwecke sinnvoll sind. Venice Dense für Trainingscluster, die massive Datensätze verarbeiten müssen, aber z.B. für Inference-Cluster, die schnell Antworten liefern müssen dann eher hoch taktendende Venice Classic mit 96 Cores. Beides kann eine Existenzberechtigung haben.
 
ThePlayer schrieb:
Dachte RDNA5 kommt schon 2026.
Das wäre sehr unwahrscheinlich gewesen. Bei RDNA3 und RDNA4 war der Abstand zur Vorgängergeneration mehr als 2 Jahre.

AFAIU war ursprünglich geplant, dass RDNA4 Ende Januar 2025 startet. Durch die Verschiebung wurde es Anfang März.
ThePlayer schrieb:
Ich denke da Nvidia sich jetzt Zeit lassen wird. Tut es AMD auch.
Nvidia und AMD haben den Rythmus bei den Data Center CPUs von zweijährlich auf jährlich umgestellt. D. h. die Teams mussten aufgestockt werden und da sind eventuell Leute von den Gaming GPUs abgezogen

Wenn es Verspätungen über den bisherigen Release Abstand von etwas mehr als 2 Jahren gibt, dann ergibt dies nur im Kontext einen Sinn, dass die Teams die an den Gaming GPUs arbeiten, Leute abgegeben haben.
 
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ETI1120 schrieb:
AFAIU war ursprünglich geplant, dass RDNA4 Ende Januar 2025 startet. Durch die Verschiebung wurde es Anfang März.
OK aber letztes Ende 2024 gab es Gerüchte das RDNA5 mit einem Big Chip dann schon 26 kommt.
Aber deine Ausführungen machen da mehr Sinn.
 
@ETI1120

Das auf den Bildern ist nur bekannt. Ob es wirklich so passieren wird sieht man erst in paar Jahren.

Dort steht für das Jahr 2027 der Sockel AM6 mit Zen7. Es sei den AM6 unterstützt DDR5 UND DDR6 SDRAM so wie Alder-Lake mit DDR4 und DDR5.

Wie @syfsyn schon aber mal geschrieben hat, weiß man nicht ob überhaupt noch RTX 5000 Super Karten kommen.

Quellen der Grafiken:
https://www.pcgameshardware.de/Graf...Liste-Radeon-Geforce-1128937/galerie/4103180/

https://www.pcgameshardware.de/CPU-...p-CPUs-Prozessoren-Liste-AMD-Intel-1130335/2/
 

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Duman schrieb:
aber ich bezweifle es.
me too - die Hoffnung stirbt zuletzt :D
Zumal man sich ja dann seinen eigenen GPU Markt zerstören würde.

Aber vielleicht wird das durch die AMD Oberhand bei den Konsolen ja wirklich mal was.
Zwar nicht aufrüstbar aber einfach alles in einem CPU, GPU, HBM - NVMe drauf geschnallt - fertig! <3
 
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ThePlayer schrieb:
OK aber letztes Ende 2024 gab es Gerüchte das RDNA5 mit einem Big Chip dann schon 26 kommt.
Das Problem ist, dass in den Gerüchten sich viel Wunschdenken manifestiert.

Es ist nicht erkennbar, was an den Gerüchten echte Infohäppchen sind und was Annahmen der Urheber sind. In diesen Anahmen manifestiert sich allzu leicht das Wunschdenken.

Das meiste was heute durch die Gerüchteküche wabert, basiert auf Funden im WWW. Ob diese Funde echt sind oder Fakes lässt sich nur schwer beurteilen.
 
Venice? hatte mal nen Athlon64 Venice :D
 
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Matthiazy schrieb:
Dort steht für das Jahr 2027 der Sockel AM6 mit Zen7.
IMO ist Zen 7 im Jahr 2027 sehr unrealistisch, insbesondere was den Desktop anbelangt.

Erst Mal zu Zen 6. AMD hat sich heute nicht herabgelassen etwas zum Zeitpunktes des Releases von Venice zu sagen. Viele Gerüchte besagen Venice kommt vor Olympic Ridge. Ich halte dies inzwischen für realistisch.

Die meisten Gerüchte gehen bei Zen 7 von 2028 aus und viele sagen AMD bleibt mit Zen 7 auf AM5.

Matthiazy schrieb:
Es sei den AM6 unterstützt DDR5 UND DDR6 SDRAM so wie Alder-Lake mit DDR4 und DDR5.
Bei Alder Lake mussten sich Käufer sich beim Kauf des Boards entscheiden, welchen Speicherstandard sie verwenden wollen. Raptor Lake war eigentlich ein Alder Lake Refresh. Der richtige Nachfolger Arrow Lake ist auf einer neuen Plattform erschienen und unterstützt nur DDR5.

Zwei Speicherstandards ergibt für eine kurzlebige Plattform Sinn, wenn sie genau in der Übergangzeit released wird.

Zwei Speicherstandards in einer langlebigen Plattform zu unterstützen, bedeutet beide Standards in allen SoCs-Generationen zu unterstützen. Wenn der alte Speicherstandard nur in der ersten Generation der SoCs unterstützt wird, dass ist die neue Plattform eben nur halb langlebig. Halbe Sachen, ...

Matthiazy schrieb:

Es sind nun Mal schon lange überholte Informationen. Das sieht man alleine schon der Platzierung von 9000G

Es wäre längst an der Zeit gewesen diese veralteten Grafik zu ersetzen ...

Matthiazy schrieb:
Das auf den Bildern ist nur bekannt.
... allerdings waren diese Grafiken waren schon immer wilde Spekulation.

Die Informationen zu Zen 7 haben noch nie gepasst. 14A ist ein Intel Node. TSMC A14 steht für 2028 auf der TSMC Roadmap. Damit ist es völlig ausgeschlossen dass noch 2027 und bis Mitte 2028 Produkte mit TSMC A14 erscheinen. Wenn es so wie bei N3 und N2 läuft kommen die ersten Produkte mit TSMC A14 sogar erst 2029. Das wurde MLID schon um die Ohren gehauen, als das Video lief.

MLID hat übrigens sehr schnell nachgeschoben, dass Zen 7 noch auf AM5 kommt.

---

Roadmap von SK Hynix, die Du auch kennst, ordnet DDR6 in den Zeitraum 2029 bis 2031 ein. Das ist ein Zeitraum von 3 Jahren! Bezieht sich SK Hynix auf die ersten Produkte oder darauf dass DDR6 SDRAM Mainstream ist. Also für mich besagt diese Roadmap nur dass DDR6 die nächsten Jahre kein Thema ist.

Es ist offensichtlich, dass sich die Pläne der JEDEC zu DDR6 SDRAM geändert haben. Der früher Mal genannte Termin Q2 2025 ist schon lange verstrichen und es gibt keine Anzeichen dass der DDR6 Standard in absehbarer Zeit kommt. Was sehr gut zu der Roadmap von SK Hynix passt.

Und ganz kurz ins eingemachte:
DRAM skaliert praktisch nicht mehr und es ist offensichtlich, dass in absehbarar 2D DRAM abgelöst werden muss. Allerdings ist heute unklar was 2D DRAM ablösen wird.

Selbst wenn es 3D DRAM werden sollte hätte dies weitreichende Auswirkungen auf die organisation der Dies und damit darauf wie das DRAM an die Processing Units angebunden wird. AFAIU ist man sich heute nicht Mal sicher, ob die Kondensatoren vertikal (wie bisher) oder horizontal anordnen soll.

Wenn es eine Non-Volantile Speicherzelle werden sollte, hätte es massive Auswirkungen für die Computersysteme.

Nun kommen wir zur Kaffesatzlesersei, ohne jede Gewähr:
  • Wenn DDR6 SDRAM auf den bisherigen 2D Speicherzellen basiert, dann ist DDR6 SDRAM sehr wahrscheinlich bis 2030 Mainstream. Also rechtzeitig für Zen 8.
    Allerdings wird zu diesem Zeitpunkt schon ziemlich klar sein, wie es bei Hauptspecher weitergeht, und es besteht die Möglichkeit, dass DDR6 SDRAM schon beim Erscheinen als veralteter Kram gilt
  • Wenn DDR6 SDRAM auf den 3D Speicherzellen basiert, wird DDR6 SDRAM erst nach 2030 relevant.

Matthiazy schrieb:
Ob es wirklich so passieren wird sieht man erst in paar Jahren.
Die Grafik ist was die AMD CPUs betrifft falsch.
 
ETI1120 schrieb:
Selbst wenn es 3D DRAM werden sollte hätte dies weitreichende Auswirkungen auf die organisation der Dies und damit darauf wie das DRAM an die Processing Units angebunden wird. AFAIU ist man sich heute nicht Mal sicher, ob die Kondensatoren vertikal (wie bisher) oder horizontal anordnen soll.
Trenchkondensatoren sind schon lange gang und gäbe.
 
stefan92x schrieb:
Eben das macht aber nicht unbedingt Sinn. Wenn man viele Beschleuniger anbinden kann, dann müssen auch die mit Daten gefüttert werden, und gerade dafür braucht man dann auch wieder Speicherbandbreite.
OK, mein Fehler.

Ich hätte deutlicher werden sollen:
PCIe LanesSP5SP7SP8
1P12896128
2P, verfügbar160128192
2P, zum Koppeln der CPUs48 Lanes32 Lanes32 Lanes

AMD spendiert bei SP7 weniger PCIe Lanes als bei SP5
Bei SP8 behält AMD die Anzahl der PCIeLanes bei.

Dadurch dass AMD weniger Lanes zum Koppeln der CPUs benötigt hat ein 2 P Server mit SP8 mehr verfügbare Lanes als bei SP5.

Wenn AMD die Anzahl der PCIe Lanes bei den dicken Eisen reduziert, wird das gute Gründe haben. Das macht AMD nicht aus Jux und Dollerei. AMD wird wohl sehr gut wissen, wie viele PCIe Lanes die Kunden tatsächlich einsetzen.

stefan92x schrieb:
Ich habe nicht gesagt, dass ich nicht mit 256 Kernen in Helios rechne.
AMD hat Helios mit 256 Kernen angekündigt:

Es ist eine CPU:
1767744432280.png


Für Helios insgesamt gibt AMD an:
1767744564553.png

Die Zahlen bei CPU Cores und Compute Units sind gerundet, mit 18 CPUs komme ich auf 4608 Kerne und 256 Kerne je CPU. Hier steht kein "up to".
stefan92x schrieb:
Aber ich halte es für möglich, dass unterschiedliche Bestückungen für unterschiedliche Einsatzzwecke sinnvoll sind. Venice Dense für Trainingscluster, die massive Datensätze verarbeiten müssen, aber z.B. für Inference-Cluster, die schnell Antworten liefern müssen dann eher hoch taktendende Venice Classic mit 96 Cores. Beides kann eine Existenzberechtigung haben.
Möglich. Aber hängt die Latenz beim Inferencing wirklich an der CPU? Und reichen 96 Kerne tatsächlich?

Allerdings tauchen immer mehr GPU Varianten von MI400 auf:
1767744964665.png


Jetzt fehlt noch die Variante mit GDDR7 für das Prefill.
Ergänzung ()

foofoobar schrieb:
Trenchkondensatoren sind schon lange gang und gäbe.
Genau die Trenchkondensatoren sind das Problem wenn man 3DRAM machen will.

1767746022632.png

1767746053182.png

Vertikale angeordnete Transistoren, wie die bisherigen Trenchkondensatoren, erzwingen einen großen Abstand zwischen den Layern.
Horizontal gekippte Transistoren nehme viel Fläche ein. Man bräuchte ca. 50 Layer nur um die Bitdichte des 2D DRAMs wieder zu erreichen.

1767746107084.png

AFAIU werden immer noch beide Varianten diskutiert.

Folien aus dem Vortrag "Moving DRAM to 3D" von Jim Handy OBJECTIVE ANALYSIS auf der FMS 2022
Ergänzung ()

Ach ja noch ein Nachtrag zu den 18000 Compute Units bei MI400 aka GFX125x

In der Beschreibung des Memory Modells von GFX125x in LLVM hat AMD jede Erwähnung von "Compute Units" entfernt. Was früher Compute Unit hieß, heißt bei GFX125x SIMD32-pair. Jeder WGP hat 2 SIMD32-pairs. Die Umbenennung ist nicht alles, GFX125x hat keinen CU wavefront execution mode, den es bei RDNA gibt.
 
Zuletzt bearbeitet:
ETI1120 schrieb:
Wenn AMD die Anzahl der PCIe Lanes bei den dicken Eisen reduziert, wird das gute Gründe haben.
Ich bin halt immer noch nicht 100% überzeugt, dass das wirklich passieren wird.
ETI1120 schrieb:
Für Helios insgesamt gibt AMD an:
Anhang anzeigen 1694185
Die Zahlen bei CPU Cores und Compute Units sind gerundet, mit 18 CPUs komme ich auf 4608 Kerne und 256 Kerne je CPU. Hier steht kein "up to".
Andererseits ist von "Open Rack Platform" die Rede. Ich würde mich darum nicht darauf versteifen, dass nur diese Konfiguration existieren wird.
ETI1120 schrieb:
Möglich. Aber hängt die Latenz beim Inferencing wirklich an der CPU? Und reichen 96 Kerne tatsächlich?
Benchmarks dazu: https://www.phoronix.com/review/amd-epyc-9575f-ai-server

Da hat man 64 Zen 5 Kerne für 4 H100 GPUs. 96 Zen 6 Kerne für 4 MI455X dürften dann auch reichen.
 
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