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NewsEpyc „Venice“ delidded: Nackte Zen-6-CPU dürfte auch die Zukunft von Ryzen zeigen
Wenn ich es richtig verstanden habe, so gibt es zwischen den Tiles einen nicht weiter spezifizierten Interconnect. Innerhalb des Computetiles gibt es aber weiterhin einen Ringbus für Kommunikation zwischen den Kernen. Wobei die LPE-Cores nicht am großem Ring hängen sollten (sonst müsste der große Ring ja dauerhaft laufen, was die LPE-Cores witzlos werden ließe).
Wobei der Interconnect zwischen den Dies nicht weiter spezifiziert zu sein scheint. https://chipsandcheese.com/p/examining-intels-arrow-lake-at-the
Was macht eigentlich AMD zur Kommunikation zwischen den Cores eines CCDs? IF ist explizit ja "nur" genannt um zwischen CCX/CCD und IOD bzw. sonstigen Funktionsblöcken zu kommunizieren,
Gut möglich, denn vielleicht muss ich meinen Kommentar von Seite 1 doch revidieren, in dem ich sagte, dass ein aneinanderreihen von mehreren IODs nicht geht.
Vielleicht war AMD wieder ganz stumpf und verwendet für die Kopplung der IOD PCIe-Interfaces ohne PHYs. Dann wären beide IODs ganz simpel identisch, und für die Verbindungen nach außen flanscht man extra PHY-Chiplets dran.
Also meiner Meinung nach könnten das entweder die Memory-Controller oder PCIe-PHYs (oder auch beides kombiniert) sein, da diese nicht wirklich gut mit der Fertigung skalieren. Zwei weitere, eher exotische und unwahrscheinliche Möglichkeit wären Silicon-Photonics-Dies oder zusätzliche L4-Cache-Dies (die aber wie X3D auch eigentlich unter den IODs gestacked werden könnten).
Will sagen, Du könntest recht haben, was das Koppeln der IODs anbelangt.
Mein Bauchgefühl, ist dass die Fläche weder für die memory PHY (16 Kanäle) noch die PCIe PHY ausreicht.
Was mir nicht aus dem Kopf geht ist, dass die kleinen Chiplets eventuell Dummies für Co Packaged Optics Chiplets sind.
stefan92x schrieb:
Würde dann auch sehr elegant kleinere Varianten mit nur einem IOD ermöglichen, statt einen zweiten IOD anzubinden, baut man auch auf die Seite PHYs im Packaging ein.
Und wann hatte Intel einen Ringbus über mehrere Dies? Die Server CPUs waren schon ewig Mesh, und die Desktop CPUs monolithisch. Und alle Intel Chiplet CPUs haben auch entweder Mesh oder alle CPU Kerne auf einem Die
Manche Cloud-SKUs haben es deaktiviert. Bei Summit, Bristol & Pinaccle Ridge sowie bei Picasso gab es das auch noch bei den niedrigsten SKUs. Bei Matisse sogar bei höheren. Seitdem hat AMD bei Ryzen damit aufgehört.
Mal was anderes: Das ist das erste Mal, dass AMD die Dense Cores zuerst zeigt, oder?
Die Gerüchteküche besagt ja eh schon lange, dass Venice bei 96 ZEN6 Kernen aufhört, da auf dem großen Sockel nur ZEN6c verbaut wird.
Das was Lisa Su heute gezeigt hat ist definitiv der große Sockel und bei 8 Chiplets wären das ja nur 96 ZEN6 Kerne. Das ist für die Menge an Silizium viel zu wenig, also müssen das definitiv die CCDs mit 32 ZEN6c Kernen sein.
Eine News zu Zen6 und mein Interesse an den noch kommenden "total veralteten" doppel-cache CPUs schwindet irgendwie auf unerklärliche Weise... aber wenn die Dinger dann hier im Test sind, weiß ich jetz schon, dass mir das mit Zen6 viel zu lange dauern wird :--D und das letzte was ich brauche ist ne neue CPU
Will sagen, Du könntest recht haben, was das Koppeln der IODs anbelangt.
Mein Bauchgefühl, ist dass die Fläche weder für die memory PHY (16 Kanäle) noch die PCIe PHY ausreicht.
Richtig. Der Unterschied ist aber, dass PCIe (bzw InfinityFabric darüber) zur Verbindung von CPUs untereinander bei AMD etabliert ist und ich mir eine Lösung vorstellen kann, die sowohl die direkte Kopplung ohne PHY als auch die off package Verbindung via PHY erlaubt. Deshalb sehe ich bei PCIe einen Sinn in eigenen Chiplets, beim DRAM aber nicht.
ETI1120 schrieb:
Ich würde tippen dass die doppelten Ringbusse in den IODs über ein Sea of Wires gekoppelt wird.
Was ich vermute: Es ist eben kein PCIe PHY in den IOD, sondern einfach nur ein "Ring-Node", der per Sea of Wires mit dem nächsten Chiplet gekoppelt wird. Was dann entweder ein weiterer IOD ist, oder eben ein PCIe-PHY
ETI1120 schrieb:
Mein Bauchgefühl, ist dass die Fläche weder für die memory PHY (16 Kanäle) noch die PCIe PHY ausreicht.
Ein jedes dieser Mini-Chiplets wäre ein PCIe x16 Host/PHY, mehr wohl nicht, da AMD schon angekündigt hat, bei 128 Lanes pro Sockel zu bleiben. Das sollte passen.
ETI1120 schrieb:
Was mir nicht aus dem Kopf geht ist, dass die kleinen Chiplets eventuell Dummies für Co Packaged Optics Chiplets sind.
Auch ein spannender Gedanke (haben wir nicht gerätselt, was Verano sein wird?). Der sich auch gar nicht widersprechen muss. Vielleicht will AMD ja die Flexibilität im Design gewinnen, entweder Kupfer-PHYs oder optische im Chip einbauen zu können?
ETI1120 schrieb:
Ohne die Topologie der Ringbusse zu kennen, können wir leider nur raten.
Ja. Bei Zen 4 kamen sie später, bei Zen 5 gleichzeitig, hier möglichlerweise früher, oder auch gleichzeitig - sie stehen aber derzeit definitiv mehr im Fokus
Philste schrieb:
Die Gerüchteküche besagt ja eh schon lange, dass Venice bei 96 ZEN6 Kernen aufhört
Nein. Man braucht den großen Sockel für die IODs, und hat halt bei diesem Packaging die Wahl entweder 8x12 oder 8x32 Cores zu verbauen. Es gibt aber keinen Grund, das 8x12 Design nicht auf den großen Sockel zu bringen. Da bleibt vielleicht mehr freie Fläche auf dem Package, aber die RAM-Kanäle und PCIe-Konnektivität braucht man auch dafür und damit alle PINs auf dem Sockel.
Philste schrieb:
Das was Lisa Su heute gezeigt hat ist definitiv der große Sockel und bei 8 Chiplets wären das ja nur 96 ZEN6 Kerne. Das ist für die Menge an Silizium viel zu wenig, also müssen das definitiv die CCDs mit 32 ZEN6c Kernen sein.
Manche Cloud-SKUs haben es deaktiviert. Bei Summit, Bristol & Pinaccle Ridge sowie bei Picasso gab es das auch noch bei den niedrigsten SKUs. Bei Matisse sogar bei höheren. Seitdem hat AMD bei Ryzen damit aufgehört.
Das stimmt zwar, aber war immer nur Produktsegmentierung. Bei Intel ist es ja wirklich so, dass aktuelle Core-Architekturen es prinzipiell gar nicht können.
So so für den Desktop ist weiterhin nur ein io die. Ja mehr ist ja eh nicht nötig. Und wenn ich schon von Zen 6c lese ,bin ich mir nicht sicher ob AMD das nicht beim Desktop nicht auch so machen wird.
Was ich vermute: Es ist eben kein PCIe PHY in den IOD, sondern einfach nur ein "Ring-Node", der per Sea of Wires mit dem nächsten Chiplet gekoppelt wird. Was dann entweder ein weiterer IOD ist, oder eben ein PCIe-PHY
Sea of wires also das Meer der Drähte ,was ist damit wohl gemeint. Ist das ein Verfahren von damals mit Technik ?
Ich persönlich erwarte daher weder 10000 noch 11000, sondern eine neue Reihe von Bezeichnungen, was letztlich ja auch zu AMDs Tendenz passen würde, sich an seinen Konkurrenten zu orientieren, wenn es um die Benamung ihrer Produkte geht -
Ich war generell überrascht, wie lange man das Namensschema im Ryzen Desktop jetzt ohne größere Ausreißer durchgezogen hat, normalerweise ist AMDs Tendenz ja, die Namen alle paar Jahre entweder komplett über den Haufen zu werfen oder mindestens so anpassen, dass es undurchsichtig wird^^
