News X3D² bestätigt: Der AMD Ryzen 9 9950X3D2 mit doppeltem 3D V-Cache kommt!

[tso]

Keine Ahnung was die Leute da immer machen. Vielleicht mal mit richtigen Instrumenten versuchen, schont Resourcen, am PC Musik zusammenklicken kann jeder Depp

Also in meinem Fall: Die Puffergröße soweit runter schrauben, dass es ungesund wird und gucken was noch geht, ohne dass es knarzt.
Unabhängig davon: Ja, ich sollte meinen Instrumenten wirklich mehr Zuwendung schenken. 😅

 

[stefan92x]

Kam der 9950X nicht erst im August 2024 auf den Markt?

Das ist hier nicht gemeint. Gewünscht wird eine CPU mit Dual-V-Cache seit der ersten Vorstellung des Ryzen 5800X3D

 

[Portal501]

Sehr interessante CPU. Aber für mich reicht der 9800X3D. Da warte ich auf den 12-Kerner mit einem CCD und 3D Cache.

 

[Piktogramm]

um das Gamebar Debakel aus der Welt zu schaffen und auch wesentlich einfacher für AMD

Tagging auf ein CCD sollte immernoch bevorzugt werden, die Latenzen zwischen den CCDs sind schlicht zu hoch und die Bandbreite gering (die CCDs können nur langsam in Richtung IOD kommunizieren).

 

[mae]

Mal ne ganz blöde Frage, ist der 3D V Cache eigentlich bei AMD patentiert? Weil wieso wendet Intel die Methode nicht an?

Irgendwelche Patente wird AMD vermutlich haben, aber da sie ein Patentaustauschabkommen mit Intel haben, kann Intel das genauso machen. Warum sie das nicht machen, wer weiss. Bis vor kurzem hatte es einen Taktnachteil, sodass die X3D-Prozessoren eher Spezialprozessoren waren.

 

[Breaktivity]

Tagging auf ein CCD sollte immernoch bevorzugt werden, die Latenzen zwischen den CCDs sind schlicht zu hoch und die Bandbreite gering (die CCDs können nur langsam in Richtung IOD kommunizieren).

Den Gamebar-/"V-Cache Optimizer Treiber"-Teil bewirkt nur, dass das OS gesagt bekommt "jetzt sind Threads 0-15 die High-Performance 'Cores'" statt 16-31, sobald ein Spiel läuft. Das dürfte ja beim X3D2 nichts mehr bringen, da werden die CPPC-Werte vermutlich statisch sein. Zumal 9950X3D ohnehin nicht mehr so das Taktdefizit bei dem V-Cache-CCD hat.

Die Trennung zwischen den CCDs bekommt das OS darüber mit, dass die ihre eigenen L3-Caches haben. Das klappt sogar in VMs (wenn richtig konfiguriert) ohne weitere Treiber.

Ansonsten gibt es noch das Core Parking via Energieprofil; das ist aber eher soweit ich weiß eher, dass der Scheduler noch mehr ermuntert wird, nichts zwischen den CCDs zu verschieben, da ein schlafender Core erstmal aufgeweckt werden müsste (und auch nichts unnötig vom Power Limit frisst).

 

[Tulol]

Freue mich schon auf erste DAW-Leistungstests.

was genau hat eine DAW mit nem X3D zutun?

 

[Piktogramm]

@Breaktivity
Türlich bringt gezieltes Scheduling auf einem CCD etwas beim 3D2. Core2Core Latenz innerhalb von eines Zen5 CCDs ist irgendwo bei ~20ns und zwischen den CCDs grob 200ns [1]. Bein Zen4 war es besser mit ~18ns zu ~77ns. Ram ist in ~130ns erreichbar.
Vom L3 eines anderen CCDs lesen geht mit ~32GB/s, lesen vom RAM durch ein CCD hingegen mit ~64GB/s.

Für Spiele bleibt es daher sinnvoll, nur auf einem CCD zu laufen. Prozesse bzw. Daten zwischen den CCDs zu verschieben ist schlicht zu teuer und Spiele skalieren nicht genügend über entsprechend viele Threads.

PS: Wobei es je nach Firmware bei Zen5 bei CCD zu CCD mittlerweile wohl auf 90..95ns optimiert wurde. Das ist halt noch immer nicht so viel schneller als die Latenz zum RAM und die Bandbreite bleibt. Auf dem Die bleiben ist und bleibt besser.

[1] https://old.chipsandcheese.com/2024/08/14/amds-ryzen-9950x-zen-5-on-desktop/

 

[Syrato]

Viel zu spät und damit jetzt, aufgrund der Speicherpreise , absolut uninteressant. Warten auf Zen 6 und aussitzen der Speicherpreise ist jetzt angesagt. Dann hoffentlichen auch mit stromsparenden Chipsätzen.

Nicht immer von dir auf andere schliessen!
Einfach einen 7800x3d upgraden und Spass haben.

 

[Chris007]

Mal ne ganz blöde Frage, ist der 3D V Cache eigentlich bei AMD patentiert? Weil wieso wendet Intel die Methode nicht an? Oder ist das von der Architektur nicht möglich?

ende 2026 mit der 400er Serie sollen Modelle mit extra großen cache von Intel kommen

 

[ThirdLife]

Und jetzt vergessen wir mal Gaming zuhause und denken an Gameserver. Dafür sind die Desktop-CPUs (oder darauf basierende Server-Varianten) recht beliebt, weil sie die nötige Gaming-Performance liefern. Gerade für diese Kundschaft dürfte das auch interessant werden

Auch ne gute Idee. Verdoppelt natürlich grad für Provider wie Hetzner die Dichte pro HE an Cores die man vermieten kann in so einem Gameserver. Und da man eh sehr viel virtualisiert is das natürlich optimal. Kannst pro günstigem Server jetzt zwei VMs vermieten.

 

[eastcoast_pete]

Okay, dann spiele ich auch mal mit beim heiteren Prozessorraten: meine Vermutung ist, daß der X3D² als AM5 Threadripper kommt. Für bestimmte Anwendungen könnte der große L3 Cache auf beiden CCDs durchaus von Nutzen sein.

 

[FeArL3Zz]

Wofür genau soll das jetzt gut sein? Für 2% mehr Leistung? Was bin ich froh meinen 9800 vor ein paar Monaten günstig geschossen zu haben.... aber wenns den normalen weiterhin gibt, wer kauft denn dann den neuen überteuerten? Den wirds wohl kaum zu günstigen Preisen geben.

 

[Boimler]

Bleibt die Frage nach der Effizienz: Wenn beide 3D-Caches dieselben Instruktionen bereithalten müssen, weil die Tasks dann nicht mehr dem jeweils "zuständigen" Chiplet zugewiesen werden, hat man nichts gewonnen. Es kann also eigentlich nur schneller werden, wenn schon vorher die Tasks und damit auch die vorzuhaltenden Inhalte des L3-Caches zugewiesen werden. Das läuft dann aber wieder auf extra Chipsatz-Treiber und Game Bar hinaus - also auch nichts gewonnen .

 

[eastcoast_pete]

ende 2026 mit der 400er Serie sollen Modelle mit extra großen cache von Intel kommen

Laut den Patent Klagen von Adeia ist AMD tatsächlich die Firma, die die Rechte an Hybrid Bonding (X3D Cache) hat bzw für sich beansprucht (Adeia hat AMD verklagt ). AFAIK wurde das aber auch zusammen mit TSMC entwickelt, denn die Fertigung ist zentral um das umzusetzen. Der Clou bei X3D ist, soweit ich weiß, daß diese Cache Erweiterung der Logik im Kern direkt und transparent als Teil des L3 Cache zur Verfügung steht, und auch extrem nahe bei ist (kurze Wege, niedrige Latenzen). Bei separatem Cache neben der Logik war der extra Cache zumindest bis jetzt meistens als L4 ausgelegt. Sowas hatte zB Intel auch schon mal mit Crystal Well, allerdings als eDRAM.

Ergänzung (7. Januar 2026)

Warum sollte auch. Die Latenz durch den I/O-Chip wird das Leistungsplus halt killen.

X3D mit 12 Kern Single CCD wird der Real Deal sein. Bis dahin: 9800X3D (oder demnächst 9850X3D, wenn es den 9800X3D nicht mehr gibt)

Das Problem ist allerdings auch daß, wenn nur einer der beiden CCDs X3D Cache hat, die Firmware und das OS abklären müssen, wann einer Instruktion einem Kern in der CCD mit X3D zugewiesen werden soll, und wann es eher egal ist. Das kann man sich sparen, wenn beide CCDs X3D haben.

 

[ThirdLife]

Das Problem ist allerdings auch daß, wenn nur einer der beiden CCDs X3D Cache hat, die Firmware und das OS abklären müssen, wann einer Instruktion einem Kern in der CCD mit X3D zugewiesen werden soll, und wann es eher egal ist. Das kann man sich sparen, wenn beide CCDs X3D haben.

Ne kann man eben nicht. Wenn dein Game auf drei Cores in CCD0 und vier auf CCD1 randomly läuft wirst du permanent inter-CCD Latenzen haben. Es wird auch hier ein Game seine Threads alle vollständig auf einem Chiplet abfeiern müssen wenn du nicht Latency Penalties willst.

 

[Duran]

Lohnt sich das überhaupt noch zu kaufen oder kommt schon wieder ein Nachfolger am Jahresende?
Preis wird natürlich ein Problem, als höchstes Modell und mit dem derzeitigen RAM-Markt.

 

[hans_meiser]

Das Problem ist allerdings auch daß, wenn nur einer der beiden CCDs X3D Cache hat, die Firmware und das OS abklären müssen, wann einer Instruktion einem Kern in der CCD mit X3D zugewiesen werden soll, und wann es eher egal ist. Das kann man sich sparen, wenn beide CCDs X3D haben.

Glaube ich nicht. Die zwei 3D-caches sind je für ihren CCD zuständig.
Das heißt, wenn Thread 1 einer Applikation auf CCD1 lebt, und Thread 2 auf CCD2, und die voneinander Daten brauchen die im jeweiligen L3 Cache leben, müssen diese Daten über das relativ langsame infinity-fabric transpostiert werden.

Es wird also nach wie vor einiges flotter sein, alle Threads auf einem CCD zuhalten und die nicht auf beide zu verteilen.

 

[eastcoast_pete]

Ne kann man eben nicht. Wenn dein Game auf drei Cores in CCD0 und vier auf CCD1 randomly läuft wirst du permanent inter-CCD Latenzen haben. Es wird auch hier ein Game seine Threads alle vollständig auf einem Chiplet abfeiern müssen wenn du nicht Latency Penalties willst.

Stimmt. Auch deshalb hab ich mit Absicht "Anwendungen" geschrieben, und u.a. auch deshalb vermutet (spekuliert, ich hab keinen direkten Draht zu AMD ) dass das X3D
2 als AM5 Baby-EPYC oder kleiner Threadripper IMHO am meisten Sinn macht. Wenn dann das Programm und das OS die Threads fuer ein Programm trotzdem querbeet verteilt, bringt das allerdings auch nichts bzw nicht so viel.

 

[KlaasKersting]

Ich seh schon die Kommentare beim Test:
"Komplett sinnlos das Teil wegen 2%"
"Den hätte sich AMD sparen können"
"AMD wollte nur wieder die Preise nach oben treiben"

Und vermutlich von genau den Leuten, die ihn jahrelang gefordert haben

Wir haben 2026, die Diskussion stammt aus 2023 mit dem 7950X3D und auch Zen 5 ist relativ kurz davor, von Zen 6 ersetzt zu werden.

Es interessiert schlichtweg keinen mehr, das Produkt kommt zu spät.